摘要： 第一阶段 Verilog HDL高级编码； Modelsim、Debussy仿真工具及Synplify pro综合工具的使用技巧； 建立HDL设计与电路实体间的对应关系； Verilog HDL实现复杂逻辑设计及构建testbench的方法及技巧； 针对FPGA器件的代码优化方案；第二阶段 FPGA设计原则(面积与速度平衡互换原则、硬件可实现原则、同步设计原则等； FPGA的四种操作技巧(乒乓操作、串并转换、流水线操作及数据同步等；第三阶段 时序理论基本模型； 时序理论基本参数； 如何解决时序中的问题：关键路径的处理； 跨时钟域的处理：异步电路同步化； 亚稳态的出现及解决方法； 利用Quaru 阅读全文