摘要：
最近都在看akuei2的Verilog笔记，把自己不太熟的一些记下来（整合篇第一章）： 阅读全文
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http://blog.sina.com.cn/s/blog_6276d01c01010izc.html从安全角度考虑， 我们常希望保证我们设计的私有性。一个有效的方法就是利用QuartusII Exported Partition file(.qxp)创建用于综合或布局布线网表文件(不包括源代码。... 阅读全文
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http://www.eefocus.com/leageshine/blog/09-01/163871_8a32a.html对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计... 阅读全文
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http://bbs.ednchina.com/BLOG_ARTICLE_3007377.HTMSignalTap在FPGA设计时常常作为在线调试工具来使用，但大家在使用它的时候都有一种感觉——这东西太慢，消耗太大的资源。慢，并不是说它跑得慢，而是每次修改参数变量就得重新编译一次，而编译就让我们感觉... 阅读全文
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http://www.eefocus.com/leageshine/blog/08-01/142474_bbd00.html1. waveform compare比较两个wlf文件。Tools -> Waveform Compare -> Comparision Wizard2. dataflow ... 阅读全文
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http://www.eefocus.com/leageshine/blog/08-02/143387_1a1bd.html仿真工作流程(Verilog/Modelsim+Debussy)这是献给大家的第二篇，文章详细说明了本人近一年来，自己摸索出来的一套仿真工作流程。接触过Modelsim这类软件... 阅读全文
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http://www.eefocus.com/leageshine/blog/08-01/142444_f22a6.htmlChipScope用法总结：1、New Source-->Chipscope Definition and Connection File-->选择观测模块双击新生成的cdc文... 阅读全文
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http://blog.sina.com.cn/s/blog_7e2e98ad0101b8rf.html最近在综合工程的时候，总是反复修改，每次都要综合好几个小时，浪费很多时间，想到有增量编译这个东西，貌似可以解决我的一部分问题，故在网上找了篇比较不错的文章，粘贴在我的blog里，非常感谢原文作者。... 阅读全文
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http://blog.sina.com.cn/s/blog_72e9cb9a010156nt.htmlquartus ii 的工程设置文件是qsf，关于管脚定义，时序约束等说有的设置都在里面可以手动更改。QSF是Quartus Settings File的缩写，包含了一个Quartus工程的所有约... 阅读全文
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主要讲RAM与flash，以及NAND flash与NOR flash的区别。一、RAM和flash的区别 RAM有两大类，一种称为静态RAM（Static RAM/SRAM），SRAM速度非常快，是目前读写最快的存储设备了，但是它也非常昂贵，所以只在要求很苛刻的地方使用，譬如CPU的一级缓冲cache。另一种称为动态RAM（Dynamic RAM/DRAM），DRAM保留数据的时间很短，速度也比SRAM慢，不过它还是比任何的ROM都要快，但从价格上来说DRAM相比SRAM要便宜很多，计算机内存就是DRAM的。 Flash（闪存）也分两类，即nand 和 nor flash，flash闪存是. 阅读全文