摘要： reg[3:0] B; reg C; assign C = &B; 相当于：C = (( B[0] & B[1] ) & B[2] ) & B[3] ; 注：其他位运算符（~, |, ^, &, ^~）都有类似用法； 参考链接：verilog之“缩减运算符”-面包板社区 (eet-china.com 阅读全文