摘要:
Verilog 数值处理,在处理减法的时候,需要注意溢出问题。 实例:a*b=c 1 module si_product( 2 input signed [9:0] a, 3 input signed [7:0] b, 4 output signed[17:0] product 5 ); 6 ass 阅读全文
摘要:
Verilog 数值处理,在处理减法的时候,需要注意溢出问题。 实例:a*b=c 1 `timescale 1ns / 1ps 2 ////////////////////////////////////////////////////////////////////////////////// 3 阅读全文