Xilinx VIvado学习-01 数值处理之乘法（有符号）

Verilog 数值处理，在处理减法的时候，需要注意溢出问题。

实例：a*b=c

 

module si_product(
input signed [9:0] a,
input signed [7:0] b,
output signed[17:0]  product
    );
    assign product=a*b;
endmodule

仿真代码：

module si_product_tb;
reg sys_clk;
reg signed [9:0] a;
reg signed [7:0] b;
wire signed [17:0] c;

initial sys_clk =1;
always #1 sys_clk = ~sys_clk;
//a = 8'h7f;
//b = 8'h2;

si_product si_product(
.a (a),
.b (b),
.product(c)
);
initial begin
a=0;b=0;
#2
a=49;b=73;

#2
a=511;b=-128;
#2
a=61;b=108;
#2
a=-511;b=128;
end
endmodule

Vivado仿真结果如下：

 

 

 两个N位*M位相乘 积用N+M+1位来表示。