Xilinx VIvado学习-01 数值处理之乘法（无符号）

Verilog 数值处理，在处理减法的时候，需要注意溢出问题。

实例：a*b=c

 

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2023/10/23 23:33:07
// Design Name: 
// Module Name: signed_product
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module unsigned_product(
input unsigned [7:0] a,
input unsigned [7:0] b,
output [15:0]  product
    );
    assign product=a*b;
endmodule

仿真代码：

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2023/10/26 23:46:25
// Design Name:
// Module Name: un_product
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////


module un_product;
reg sys_clk;
reg unsigned [7:0] a;
reg unsigned [7:0] b;
wire unsigned [15:0] c;

initial sys_clk =1;
always #1 sys_clk = ~sys_clk;
//a = 8'h7f;
//b = 8'h2;

unsigned_product u_product(
.a (a),
.b (b),
.product(c)
);
initial begin
a=0;b=0;
#2
a=49;b=73;

#2
a=116;b=108;
#2
a=61;b=108;
#2
a=63;b=125;
end
//assign c = a*b;

endmodule

 

Vivado仿真结果如下：

 

 两个N位相乘 积用N*2+1位来表示。