摘要：
一、描述方法 Verilog HDL是一种能够在多个级别对数字电路和数字系统进行描述的语言，可以是实际不同级别的抽象，这些抽象级别可以分为以下几个方面： ①系统级（System Level）②功能模块级（Functional Model Level）③行为级（Behavio Level）④寄存器传输 阅读全文
摘要：
一、模块申明 verilog HDL设计以模块为基础，以关键字module开始，以endmodule结束，其格式如下： 二、模块例化 对于模块例化（实例调用）的时候，需要将两个端口的信号连接起来，在Verilog HDL中有两种方法进行端口连接：顺序连接和名称连接。这两种连接方式只可单独使用，不可混 阅读全文