差分布线
文章大部分引自：（https://blog.csdn.net/qq_29350001/article/details/50904312）
一、PCB差分布线
二、差分信号：
2.1 定义
差分传输是一种信号传输的技术，区别于传统的一根信号线一根地线的做法，差分传输在这两根线上都传输信号，这两个信号的振幅相同，相位相反。在这两根线上的传输的信号就是差分信号。信号接收端比较这两个电压的差值来判断发送端发送的是逻辑0还是逻辑1。在电路板上，差分走线必须是等长、等宽、紧密靠近、且在同一层面的两根线。
一般类型有：USB、以太网、PCIE、SATA、RS485、RS422、HDMI、LVDS
常用对有：+/- PM/PN TXN/TXP
2.2 差分信号与单端走线的比较
差分信号与传统的一根信号线一根地线（即单端信号）走线的做法相比，其优缺点分别是：
优点：
- 抗干扰能力强。干扰噪声一般会等值、同时的被加载到两根信号线上，而其差值为0，即，噪声对信号的逻辑意义不产生影响。
- 能有效抑制电磁干扰（EMI）。由于两根线靠得很近且信号幅值相等，这两根线与地线之间的耦合电磁场的幅值也相等，同时他们的信号极性相反，其电磁场将相互抵消。因此对外界的电磁干扰也小。
- 时序定位准确。差分信号的接收端是两根线上的信号幅值之差发生正负跳变的点，作为判断逻辑0/1跳变的点的。而普通单端信号以阈值电压作为信号逻辑0/1的跳变点，受阈值电压与信号幅值电压之比的影响较大，不适合低幅度的信号。
缺点：
- 若电路板的面积非常吃紧，单端信号可以只有一根信号线，地线走地平面，而差分信号一定要走两根等长、等宽、紧密靠近、且在同一层面的线。这样的情况常常发生在芯片的管脚间距很小，以至于只能穿过一根走线的情况下。
（So，差分信号要优先布线）
2.3 关于差分的五个常见误区
误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。虽然差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路。
在PCB 电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI 辐射，这种做法弊大于利。
所以要保持PCB地线层返回路径宽而短。尽量不要跨岛（跨过相邻电源或地层的分隔区域）。比如主板设计中的USB和SATA及PCI-EXPRESS等最好不要有跨岛的做法。保证这些信号的下面是个完整地平面或电源平面。
误区二：认为保持等间距比匹配线长更重要。在实际的PCB 布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，其实间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多。再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显着，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。
可以这么说，PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。同时为了弥补阻抗的匹配可以采用接收端差分线对之间加一匹配电阻。其值应等于差分阻抗的值。这样信号品质会好些。
所以建议如下两点：
（A）使用终端电阻实现对差分传输线的最大匹配，阻值一般在90～130Ω之间，系统也需要此终端电阻来产生正常工作的差分电压；
（B）最好使用精度１～2%的表面贴电阻跨接在差分线上，必要时也可使用两个阻值各为50Ω的电阻，并在中间通过一个电容接地，以滤去共模噪声。
通常对于差分信号的CLOCK等要求等长的匹配要求是+/-10mils之内。
误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI 的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4 倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G 以上）IC 封装PCB 设计中经常会用采用，被称为CPW 结构，可以保证严格的差分阻抗控制（2Z0）。
差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率（GHz 以下），EMI也不会是很严重的问题，实验表明，相距500Mils 的差分走线，在3 米之外的辐射能量衰减已经达到60dB，足以满足FCC 的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。
误区四：差分曼切斯特编码并不是差分信号的一种，它指的是用在每一位开始时的电平跳变来表示逻辑状态"0"，不跳变来表示逻辑状态"1"。但每一位中间的跳变是用来做同步时钟，没有逻辑意义。
误区五：双绞线上面走的不一定是差分信号，单端信号在双绞线上的电磁辐射也比平行走线的辐射小。
三、USB中的差分信号
USB2．0协议定义由两根差分信号线(D 、D-)传输高速数字信号，最高的传输速率为480 Mbps。差分信号线上的差分电压为400 mV，差分阻抗(Zdiff)为90(1±O．1)Ω。在设计PCB板时，控制差分信号线的差分阻抗对高速数字信号的完整性是非常重要的，因为差分阻抗影响差分信号的眼图、信号带宽、信号抖动和信号线上的干扰电压。由于不同软件测量存在一定偏差，所以一般我们都是要求控制在80Ω至100Ω间。
在设计USB电路时，最关注的信号有：
- 数据传输信号DP\DM：高速差分信号，容易受到外界噪声的干扰，影响信号的传输质量。
- 供电信号VBUS：供电信号引脚上的电源纹波会对数据传输信号产生很大的干扰，因此必须经过滤波。而且接地信号也要经过滤波，减少干扰。
3.1 USB2．0接口差分信号线设计
差分线由两根平行绘制在PCB板表层(顶层或底层)发生边缘耦合效应的微带线(Microstrip)组成的，其阻抗由两根微带线的阻抗及其和决定，而微带线的阻抗(Zo)由微带线线宽(W)、微带线走线的铜皮厚度(T)、微带线到最近参考平面的距离(H)以及PCB板材料的介电常数(Er)决定，其计算公式为：Zo={87/sqrt(Er 1．41)]}ln[5．98H/(0．8W T)]。影响差分线阻抗的主要参数为微带线阻抗和两根微带线的线间距(S)。当两根微带线的线间距增加时，差分线的耦合效应减弱，差分阻抗增大；线间距减少时，差分线的耦合效应增强，差分阻抗减小。差分线阻抗的计算公式为：Zdiff=2Zo（1-0.48exp(-0.96S/H))。微带线和差分线的计算公式在0.1<W/H<2．0以及0．2<S/H<3．0的情况下成立。为了获得比较理想的信号质量和传输特性，高速USB2．0设备要求PCB板的叠层数至少为4层，可以选择的叠层方案为：顶层(信号层)、地层、电源层和底层(信号层)。不推荐在中间层走信号线，以免分割地层和电源层的完整性。普通PCB板的板厚为1．6 mm，信号层上的差分线到最近参考平面的距离H大约为11mil，走线的铜皮厚度T大约为O．65mil，填充材料一般为FR-4，介电常数Er为4．2。在H、T和Er已确定的条件下，由差分线2D阻抗模型以及微带线和差分线阻抗计算公式可以得到合适的线宽W和线间距S。当W=16mil，S=7mil时，Zdiff=87Ω。但通过上述公式来推导合适的走线尺寸的计算过程比较复杂，借助PCB阻抗控制设计软件Polar可以很方便的得到合适的结果，由Polar可以得到当W=11mil，S=5mil时，Zdiff=92.2Ω。
在差分线对中，正负两边都必须始终在相同的环境下沿着传输路径传送。正负两边必须紧靠在一起，以使正负信号经由这些信号上相应点的电磁场而彼此耦合。差分线对是对称的，因此它们的环境也必须对称。
3.2 USB布线注意事项
（1）如下图所示，USB信号线不能跨越多个参考地（或电源）平面。
（2）如下图所示，DP/DM差分信号线尽可能并行走线，走线应尽量短，等长等距等线宽，尽量少换层。
（3）如下图所示，。DP/DM信号线上应避免产生分支，如果分支不可避免，分支长度不能超过200mils。
（4）USB信号线必须在参考平面的相邻层走线，而且尽可能少走孔或者拐弯，这样会导致阻抗不连续，产生不必要的反射，如果存在过孔，过孔前后的走线必须参考同一信号平面；
（5）在布线需要90度拐弯的地方，用两个45度来代替，这样可以减少阻抗不匹配，较少反射。
（6）不要在晶体（无源），晶振（有源），时钟器件（例如外置PLL，时钟Buffer等），或磁性器件（如电感、磁珠等）下面走线，并且尽可能远离以上器件。
（7）为了避免串扰，高速时钟或者周期信号不要与DP/DM并行走线，建议DP/DM离高速时钟信号线的距离控制在50mils以上。
（8）同样是为了避免串扰，DP/DM与其他并行信号线的距离尽可能控制在20mils以上。
（9）DP/DM信号线离参考平面边沿的距离尽可能服从20*h规则；即信号线离参考平面边沿的距离不能小于（信号线与参考平面之间的）高度的20倍。例如信号线离参考平面的高度为4.5mils，那么信号线里参考平面的边沿不能小于90mils。
（10）尽可能将DP/DM的差分阻抗值控制在90欧姆，建议保持线距和线宽一致，并且都不小于8mils。
3.3 USB2.0总线接口端电源线和地线设计
USB接口有5个端点，分别为：USB电源(VBUS)、D-、D 、信号地(GND)和保护地(SHIELD)。上面已经介绍过如何设计D 、D-差分信号了，正确设计USB总线电源、信号地和保护地对USB系统的正常工作也是同样重要的。
USB电源线电压为5 V，提供的最大电流为500mA，应将电源线布置在靠近电源层的信号层上，而不是布置在与USB差分线所在的相同层上，线宽应在30 mil以上，以减少它对差分信号线的干扰。现在很多厂家的USB从控制芯片工作电压为3．3 V，当其工作在总线供电模式时，需要3．3～5 V的电源转换芯片，电源转换芯片的输出端应尽量靠近USB芯片的电压输入端，并且电源转换芯片的输入和输出端都应加大容量电容并联小容量电容进行滤波。当USB从控制芯片工作在自供电的模式时，USB电源线可以串联一个大电阻接到地。
USB接口的信号地应与PCB板上的信号地接触良好，保护地可以放置在PCB板的任何一层上，它和信号地分割开，两个地之间可以用一个大电阻并联一个耐压值较高的电容，
保护地和信号地之间的间距不应小于25mil，以减少两个地之间的边缘耦合作用。保护地不要大面积覆铜，一根100mli宽度的铜箔线就已能满足保护地的功能需要了。
在绘制USB电源线、信号地和保护地时，应注意以下几点：
①USB插座的1、2、3、4脚应在信号地的包围范围内，而不是在保护地的包围范围内。
②USB差分信号线和其他信号线在走线的时候不应与保护地层出现交叠。
③电源层和信号地层在覆铜的时候要注意不应与保护地层出现交叠。
④电源层要比信号地层内缩20D，D为电源层与信号地层之间的距离。
⑤如果差分线所在层的信号地需要大面积覆铜，注意信号地与差分线之间要保证35 mil以上的间距，以免覆铜后降低差分线的阻抗。
⑥在其他信号层可以放置一些具有信号地属性的过孔，增加信号地的连接性，缩短信号电流回流路径。
⑦在USB总线的电源线和PCB板的电源线上，可以加磁珠增加电源的抗干扰能力。
3.4差分信号布线注意事项：
①在元件布局时，应将USB2.0芯片放置在离地层最近的信号层，并尽量靠近USB插座，缩短差分线走线距离。
②差分线上不应加磁珠或者电容等滤波措施，否则会严重影响差分线的阻抗。
③如果USB2.0接口芯片需串联端电阻或者D 线接上拉电阻时．务必将这些电阻尽可能的靠近芯片放置。
④将USB2.0差分信号线布在离地层最近的信号层。
⑤在绘制PCB板上其他信号线之前，应完成USB2．0差分线和其他差分线的布线。
⑥保持USB2.0差分线下端地层完整性，如果分割差分线下端的地层，会造成差分线阻抗的不连续性，并会增加外部噪声对差分线的影响。
⑦在USB2．0差分线的布线过程中，应避免在差分线上放置过孔(via)，过孔会造成差分线阻抗失调。如果必须要通过放置过孔才能完成差分线的布线，那么应尽量使用小尺寸的过孔，并保持USB2．0差分线在一个信号层上。
⑧保证差分线的线间距在走线过程中的一致性，使用Cadence绘图时可以用shove保证，但在使用Protel绘图时要特别注意。如果在走线过程中差分线的间距发生改变，会造成差分线阻抗的不连续性。
⑨在绘制差分线的过程中，使用45°弯角或圆弧弯角来代替90°弯角，并尽量在差分线周围的150 mil范围内不要走其他的信号线，特别是边沿比较陡峭的数字信号线更加要注意其走线不能影响USB差分线。
⑩差分线要尽量等长，如果两根线长度相差较大时，可以绘制蛇行线增加短线长度。
3.5 图文说明
（1） 在元件布局时，尽量使差分线路最短，以缩短差分线走线距离（√为合理的方式，×为不合理方式）；
（2）优先绘制差分线，一对差分线上尽量不要超过两对过孔（过孔会增加线路的寄生电感，从而影响线路的信号完整性），且需对称放置（√为合理的方式，×为不合理方式）；
（3）对称平行走线，这样能保证两根线紧耦合，避免90°走线，弧形或45°均是较好的走线方式（√为合理的方式，×为不合理方式）；
（4）差分串接阻容，测试点，上下拉电阻的摆放（√为合理的方式，×为不合理方式）；
（5） 由于管脚分布、过孔、以及走线空间等因素存在使得差分线长易不匹配，而线长一旦不匹配，时序会发生偏移，还会引入共模干扰，降低信号质量。所以，相应的要对差分对不匹配的情况作出补偿，使其线长匹配，长度差通常控制在5mil以内，补偿原则是哪里出现长度差补偿哪里.
四、阻值匹配
阻抗计算工具： Polar CITS25
PCB导线所"流通"的"讯号"传输时所受到的阻力（即波沿传输线路传输时电压和电流的比值），另称为"特性阻 抗"，代表符号为Z0.
4.1 软件下载：
例子：
我们用一对 0.006 英寸宽， 1/2 盎司铜厚，间距为 0.01 英寸， FR4 材料作衬底，离地线层 0.005 英寸 （微带方式）的差分信号走线的差分阻抗计算作为例子，铜的厚度 T 为 0.7/1000 英寸。下图显示了各参数。
（单位换算：1Mil=千分之一英寸，约等于0.0254毫米；1 盎司 = 0.0014 英寸=0.7 mil）
- H:介质厚度(PP片或者板材,不包括铜厚) （5）
- W:阻抗线下线宽(W2=W1-0.5MIL) （6）
- W1:阻抗线上线宽(客户要求的线宽) （6）
- S:阻抗线间距(客户原稿) （10）
- T:成品铜厚 （0.7）
- Er1:PP片的介电常数(板材为:4.5 P片4.2) （4.2）
4.2 软件各个界面含义
该软件跟上面软件不同，但是参数差不多，仅供参考。如果想下载下面的软件，参看：PCB特征阻抗计算神器Polar SI9000安装及破解指南
（1） 外层单端:Coated Microstrip 1B
- H1:介质厚度(PP片或者板材,不包括铜厚)
- Er1:PP片的介电常数(板材为:4.5 P片4.2)
- W1:阻抗线上线宽(客户要求的线宽)
- W2:阻抗线下线宽(W2=W1-0.5MIL)
- T1:成品铜厚
- C1:基材的绿油厚度(我司按0.8MIL)
- C2:铜皮或走线上的绿油厚度(0.5MIL)
- Cer:绿油的介电常数(我司按3.3MIL)
- Zo:由上面的参数计算出来的理论阻值
（2）外层差分:Edge-Coupled Coated Microstrip 1B（重点）
- H1:介质厚度(PP片或者板材,不包括铜厚)
- Er1:PP片的介电常数(板材为:4.5 P片4.2)
- W1:阻抗线上线宽(客户要求的线宽)
- W2:阻抗线下线宽(W2=W1-0.5MIL)
- S1:阻抗线间距(客户原稿)
- T1:成品铜厚
- C1:基材的绿油厚度(我司按0.8MIL)
- C2:铜皮或走线上的绿油厚度(0.5MIL)
- C3:基材上面的绿油厚度(0.50MIL)
- Cer:绿油的介电常数(我司按3.3MIL)
（3）内层单端:Offset Stripline 1B1A
- H1:介质厚度(PP片或者光板,不包括铜厚)
- Er1:H1厚度PP片的介电常数(P片4.2MIL)
- H2:介质厚度(PP片或者光板,不包括铜厚)
- Er2:H2厚度PP片的介电常数(P片4.2MIL)
- W1:阻抗线上线宽(客户要求的线宽)
- W2:阻抗线下线宽(W2=W1-0.5MIL)
- T1:成品铜厚
- Zo:由上面的参数计算出来的理论阻值
（4）内层差分:Edge-Couled Offset Stripline 1B1A
- H1:介质厚度(PP片或者光板,不包括铜厚)
- Er1:H1厚度PP片的介电常数(P片4.2MIL)
- H2:介质厚度(PP片或者光板,不包括铜厚)
- Er2:H2厚度PP片的介电常数(P片4.2MIL)
- W1:阻抗线上线宽(客户要求的线宽)
- W2:阻抗线下线宽(W2=W1-0.5MIL)
- S1:客户要求的线距
- T1:成品铜厚
- Zo:由上面的参数计算出来的理论阻值
（5）外层单端共面地:Coated Coplanar Waveguide With Ground 1B
- H1:介质厚度(PP片或者板材,不包括铜厚)
- Er1:PP片的介电常数(板材为:4.5 P片4.2)
- W1:阻抗线上线宽(客户要求的线宽)
- W2:阻抗线下线宽(W2=W1-0.5MIL)
- D1:阻抗线到两边铜皮的距离
- T1:成品铜厚
- C1:基材的绿油厚度(我司按0.8MIL)
- C2:铜皮或走线上的绿油厚度(0.5MIL)
- Cer:绿油的介电常数(我司按3.3MIL)
- Zo:由上面的参数计算出来的理论阻值
（6）外层差分共面地:Diff Coated Coplanar Waveguide With Ground 1B
H1:介质厚度(PP片或者板材,不包括铜厚)
Er1:PP片的介电常数(板材为:4.5 P片4.2)
W1:阻抗线上线宽(客户要求的线宽)
W2:阻抗线下线宽(W2=W1-0.5MIL)
S1:阻抗线间距(客户原稿)
D1:阻抗线到铜皮的距离
T1:成品铜厚
C1:基材的绿油厚度(我司按0.8MIL)
C2:铜皮或走线上的绿油厚度(0.5MIL)
C3:基材上面的绿油厚度(0.50MIL)
Cer:绿油的介电常数(我司按3.3MIL)
Zo:由上面的参数计算出来的理论阻值
4.2 阻抗匹配
参看：PCB阻抗设计参考 、 PCB迹线的阻抗控制技术 、 PCB阻抗匹配总结
阻抗大小与 差分线的线宽、线间距、介质厚度、成品铜厚、介电常数、叠层结构 等有关。
差分线的线宽、线间距，这些都是在 PCB 规则里设置好的。为什么要设置成线宽 6 mil，间距 8 mil 等等这样的要求，除了与制版价格有关，它还和阻抗大小有关的！！
4.2.1 线宽、线距设置
线宽：（最小线宽 5mil）
差分线间距：（差分线最小间距 10mil）
其他信号线间距：（最小线宽 7.5mil）
4.2.2 查看板卡厚度和叠层结构
在 Design--Layer Stack Manager—thickness
4.3 阻抗相关参数说明
（1）铜层厚度
铜层厚度代表了 PCB 迹线的高度 T。内层铜箔通常情况下用到 1 OZ（厚度为 35 微米），也有在电源层要流过大电流时用到 2OZ（厚度为 70 微米）。外层铜箔常用 1/2 OZ(18 微米)，但由于经过板镀和图形电镀最终成品外层铜厚将达到48 微米（实际计算时用该值），设计成其他铜厚将较难控制铜厚厚度公差。若外层使用 1OZ铜箔，则最终铜厚将达到 65 微米。
（2） PCB 板迹线的上下线宽
由于侧蚀的影响， PCB 迹线的截面为一梯形，上下线宽差距以 1mil 来计算，其中下线宽=要求线宽，而上线宽=要求线宽-1mil。
（3） 阻焊层
阻焊层厚度按 10um 为准（选择盖阻焊模式），但有机印后将会有所增厚，但其变化将基本不会带来阻抗值的变化。
（4） 介质厚度
常用板材（芯板）： (mm OZ/OZ *表示其数值为不包括铜箔厚度的芯板厚度)
0.13* 1/1 0.21* 1/1 0.25* 1/1 0.36* 1/1
0.51* 1/1 0.71* 1/1 0.80* 1/1
1.0 1/1 1.2 1/1 1.6 0.5/0.5 1.6 1/1 1.6 2/2
2.0 1/1 2.0 2/2 2.4 1/1 3.0 1/1 3.2 1/1
芯板在计算控制阻抗时的实际厚度：
常用半固化片： (mm/mil)
7628： 0.175/6.9
2116： 0.11/4.3
1080： 0.066/2.6
实际计算厚度时注意半固化片随着两面线路结构不同而有所不同：（mil）
其中 GND 层包括铜面积占 80%以上的线路层。如果介质在 HOZ 和 1OZ 铜箔之间，其厚度按 HOZ 情况计算。
（5） 介电常数
● Er 的值是线路板材质的绝缘常数（介电常数）， 它对于线路的特性阻抗值而言是一个重要的组成部分。设计厂商因此有时会指定迹线阻抗值并依赖于线路板制造商来控制流程，以使迹线阻抗满足设计厂商指定的技术规范。
● 迹线的控制阻抗与板材介电常数的平房根成反比。
● 通过板材供应商提供的板材阻抗范围为 4.2~5.2，而 POLAR 公司建议单端采用 4.2，而差分若两线间距小会有所影响则建议采用 4.7。
● 根据一年多来各阻抗实验及生产板，我公司选用 4.2 进行计算能符合要求。
● 由于介电常数与板材型号和信号频率有相关性， 请设计人员能充分考虑该影响。如：高频板材有介电常数 2.5 等。
4.4 输线阻抗控制典型应用总结
我们的制版要求，如果需要差分阻抗，一般会有这几个选项：
层数：4
板厚1.6mm，整板喷锡工艺。
阻抗匹配 目录中的图片信号需要100欧姆差分阻抗匹配。
则 1.6mm 厚度的 4 层 PCB 板加工，建议做阻抗设计的时候按照 1.5mm 厚度进行设计，剩下 0.1mm 厚度留给工厂作为其他工艺要求用（后制成厚度，绿油、丝印等）。
板厚 1.5mm（采用 1.2 35/35 的芯板，其余两个介质层为 2116）。
- L1/L4 层差分信号(阻抗控制为 100Ω)的线宽/间距可以为 5/5、 5/6、 6/7、 6/8、 6/9(mil/mil)
- L1/L4 层差分信号(阻抗控制为 75Ω)的线宽/间距可以为 10/7、 10/6、 11/9、 11/10、10/11(mil/mil)
L1 和 L2 层、 L3 和 L4 层之间的介质层用 2116，模式为 Copper/Gnd(HOZ)， 所以 厚度 H=4.6mil，介电常数为 4.5，外层铜厚为 1OZ(1.9mil)。
实际板厚： 0.01+0.048+0.12+1.2+0.12+0.048+0.01=1.556mm。
注 1：此处差分信号表示方式线宽/间距中的间距指的是两条差分线内侧边到边的距离，在 Allegro 中设置布线规则中也使用内侧边到边的距离， 但在有些参考中用的是两条差分线中心到中心的距离， 在应用时要注意加以区别。 例： 8/8(mil/mil)的差分线如果间距是用内侧边到边的距离表示，则差分线中心到中的间距表示为 8/16(mil/mil)。
注 2： 实际板厚计算中 0.01 代表的时 PCB 板表面的阻焊层， 阻焊层不会影响控制阻抗，单会影响 PCB 板的整体厚度。
其他层自行查看，不过层结构值得看一下：
- 四层板：最常用的信号叠层顺序为 Sig/Gnd/Power/Sig
- 六层板：较容易实现阻抗控制的的信号叠层顺序为 Sig/Gnd/Sig/Sig/Power/Sig
- 六层板：还有一种结构不对称的叠层顺序经常用道： Sig/Gnd/Sig/Gnd/Power/Sig
- 八层板：对称结构Sig/Gnd/Sig/Gnd/Power/Sig/Gnd/Sig
- 十层板：信号顺序 Sig/Gnd/Sig/Sig/Gnd/Gnd/Sig/Sig/Gnd/Sig(结构对称)
- 十二层板：信号顺序Sig/Gnd/Sig/Gnd/Sig/Gnd/Gnd/Sig/Gnd/Sig/Gnd/Sig
或参看：Altium Designer -- PCB 叠层设计4.5 总结
阻抗计算参数与阻抗影响关系：
- H介质层厚度 H与Zo成正比，H值越大，Zo越大；
- W1线宽 W1与Zo成反比，W1值越大，Zo越小；
- T 铜厚 T与Zo成反比，T值越大，Zo越小；
- Er 介电常数 Er与Zo成反比，Er值越大，Zo越小；
- S差动阻抗线间距 S与Zo成正比，S值越大，Zo越大；
主要通过下面的途径对阻抗设计进行微调：
◆ 调整阻抗控制线宽、间距； ◆ 调整介质层厚度
