2019年1月25日
SystemVerilog - 断言Assertion语法简单介绍
摘要： 参考博文：http://blog.sina.com.cn/s/blog_4c270c730101f6mw.html 断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。以下是断言的 阅读全文
posted @ 2019-01-25 19:48 大海在倾听 阅读(20718) 评论(0) 推荐(1) 编辑