Cadence和Synopsys工具介绍

参考博文：https://blog.csdn.net/qq_28284627/article/details/52062031 和 https://blog.csdn.net/palaciopku/article/details/5505756

Synopsys工具介绍

VCS
    VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。

Vera
    Vera验证系统满足了验证的需要，允许高效、智能、高层次的功能验证。Vera验证系统已被Sun、NEC、Cisco等公司广泛使用以验证其实际的产品，从单片ASIC到多片ASIC组成的计算机和网络系统，从定制、半定制电路到高复杂度的微处理器。Vera验证系统的基本思想是产生灵活的并能自我检查的测试向量，然后将其结合到test-bench中以尽可能充分测试所设计的电路。Vera验证系统适用于功能验证的各个层次，它具有以下特点：与设计环境的紧密集成、
    启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。

    Synopsys公司刚刚推出了新的混合形式验证工具Magellan。Magellan将新的高性能形式工具引擎和内置VCS仿真工具引擎的强大能力相结合，以帮助工程师，发现可能掩藏于设计深层的需要仿真几千个周期才能发现的设计错误。Magellan独特的混合型结构的设计考虑，是为了处理数百万门级的设计和提供排除了会产生不利影响的误报之后的确定性结果。新增的Magellan通过实现层次化验证（一种可以使设计的设定和断言功能重复使用的强大的可验证设计技术），加强了Synopsys 的Discovery?验证平台的能力。Magellan支持用Verilog 和VHDL所做的设计，并被构建成符合正在成熟的SystemVerilog标准的工具。
    Magellan的混合型结构使得这一工具能够在大规模的数百万门级设计中应用形式验证技术。这一结构独特地将VCS达到设计深层的能力和形式验证引擎进行高级数学分析的能力相结合，来进行寻找设计错误的工作。将Magellan内置的VCS和形式验证引擎相互适应地和明确地彼此利用，使得设计者能够发现可能掩藏于深层设计需要几千个仿真周期才能发现的情况复杂的设计错误，从而节省了时间并减少了反复次数。 
    Magellan通过排除会产生不利影响的误报并发送确定性结果，进一步提升验证能力。与传统的寄存器转换级（register transfer level ，RTL）形式验证工具不同的是，Magellan帮助确保通过使用其内置的VCS引擎对其形式工具引擎所发现的特性违反进行验证，使这些特性违反在被报告之前，能够在真实仿真环境中被复制。 
    新增了Magellan之后，现在Synopsys的Discovery 验证平台实现了层次化验证，这是强大的DFV（可验证设计）技术，其中通过VCS 和Vera将模块级设定和断言作为芯片级监控手段自动地重复使用。这一在统一验证平台下进行层次化验证的能力，确保了设计设定的彻底验证，同时提升了设计者的整体验证能力和水平。 

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Synopsys工具介绍（二）                                  

1． LEDA 
    LEDA?是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查，加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力。


3．Scirocco
    Scirocco是迄今为止性能最好的VHDL模拟器，并且是市场上唯一为SoC验证度身定制的模拟工具。它与VCS一样采用了革命性的模拟技术，即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技术结合起来。Scirocco的高度优化的VHDL编译器能产生有效减少所需内存，大大加快了验证的速度，并能够在一台工作站上模拟千万门级电路。这一性能对要进行整个系统验证的设计者来说非常重要。


5. Physical Compiler
    Physical Compiler?解决0.18微米以下工艺技术的IC设计环境，是Synopsys物理综合流程的最基本的模块，它将综合、布局、布线集成于一体，让RTL设计者可以在最短的时间内得到性能最高的电路。 通过集成综合算法、布局算法和布线算法。在RTL到GDS II的设计流程中，Physical Compiler向设计者提供了可以确保即使是最复杂的IC设计的性能预估性和时序收敛性。 

6. ClockTree Compiler 
    ClockTree Compiler是嵌入于Physical Compiler的工具，它帮助设计者解决深亚微米IC设计中时钟树的时序问题。它不仅能够简化设计流程，而且可以极大的提高时钟树的质量：对于插入延时有5％－20％的改进，对时钟偏移有5％－10％的改进。 

7. DC-Expert
    DC得到全球60多个半导体厂商、380多个工艺库的支持。据最新Dataquest的统计，Synopsys的逻辑综合工具占据91%的市场份额。
    DC Expert是十二年来工业界标准的逻辑综合工具，也是Synopsys最核心的产品。它使IC设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。

8. DC Ultra
    对于当今所有的IC设计，DC Ultra? 是可以利用的最好的综合平台。它扩展了DC Expert的功能，包括许多高级的综合优化算法，让关键路径的分析和优化在最短的时间内完成。在其中集成的Module Compiler数据通路综合技术， DC Ultra利用同样的VHDL/Verilog流程，能够创造处又快又小的电路。

9. DFT Compiler
    DFT Compiler?提供独创的“一遍测试综合”技术和解决方案。它和Design Compiler、Physical Compiler系列产品集成在一起的，包含功能强大的扫描式可测性设计分析、综合和验证技术。DFT Compiler可以使设计者在设计流程的前期，很快而且方便的实现高质量的测试分析，确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、门级的扫描测试设计规则的检查，以及给予约束的扫描链插入和优化，同时进行失效覆盖的分析。

10． Power Compiler 
    Power Compiler?提供简便的功耗优化能力，能够自动将设计的功耗最小化，提供综合前的功耗预估能力，让设计者可以更好的规划功耗分布，在短时间内完成低功耗设计。Power Compiler嵌入Design Compiler/Physical Compiler之上，是业界唯一的可以同时优化时序、功耗和面积的综合工具。 

11. FPGA Compiler II
    FPGA Compiler II是一个专用于快速开发高品质FPGA产品的逻辑综合工具，可以根据设计者的约束条件，针对特定的FPGA结构（物理结构）在性能与面积方面对设计进行优化，自动地完成电路的逻辑实现过程，从而大大降低了FPGA设计的复杂度。FPGA Compiler II利用了特殊的结构化算法，结合高层次电路综合方法，充分利用复杂的FPGA结构将设计输入综合成为满足设计约束条件，以宏单元或LUT为基本模块的电路，可以多种格式输出到用户的编程系统中。FPGA Compiler II为FPGA设计者提供高层次设计方法，并为IC设计者用FPGA做样片而最后转换到ASIC提供了有效的实现途径。

12． PrimeTime 
    PrimeTime是针对复杂、百万门芯片进行全芯片、门级静态时序分析的工具。PrimeTime可以集成于逻辑综合和物理综合的流程，让设计者分析并解决复杂的时序问题，并提高时序收敛的速度。PrimeTime是众多半导体厂商认可的、业界标准的静态时序分析工具。 

13． Formality 
    Formality 是高性能、高速度的全芯片的形式验证：等效性检查工具。它比较设计寄存器传输级对门级或门级对门级来保证它没有偏离原始的设计意图。在一个典型的流程中，用户使用形式验证比较寄存器传输级源码与综合后门级网表的功能等效性。这个验证用于整个设计周期，在扫描链插入、时钟树综合、优化、人工网表编辑等等之后，以便在流程的每一阶段都能在门级维持完整的功能等效。这样在整个设计周期中就不再需要耗时的门级仿真。将Formality和PrimeTime这两种静态验证方法结合起来，一个工程师可以在一天内运行多次验证，而不是一天或一周只完成一次动态仿真验证。

14. ASTROTM 
    Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。Astro高性能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术：PhySiSys和Milkyway DUO结构。

15．APOLLO-IITM
    Apollo-II是世界领先的VDSM布局布线工具。它能对芯片集成系统的VDSM设计进行时序、面积、噪声和功耗的优化。Apollo-II的优点：
→ 使用专利布局布线算法，产生出最高密度的设计
→ 使用先进的全路径时序驱动的布局布线、综合时钟树算法和通用时序引擎，获得快速时序收敛
→ 与Saturn和Mars一起使用，可提供对时序、功耗和噪声的进一步优化
→ 应用了如天线和连接孔等先进特性，能适应VDSM的工艺要求
→ 高效强大的ECO管理和递增式处理，确保最新的设计更改能快速实现

16．MARS-RAILTM
    Mars-Rail用于功耗和电漂移的分析和优化，以完成低功耗高可靠性的设计。它将自动在Apollo-II的布局布线中起作用。Mars-Rail的优点：

17．MARS-XTALKTM 
    Mars-Xtalk可以进行充分的串扰分析，并能够进行防止串扰发生的布局和布线，解决超深亚微米芯片设计中的信号完整性问题。

18-19 COSMOS LE/SETM 
    Synopsys的Cosmos解决方案可以进行自前向后的混合信号、全定制IC设计。它可以很好的处理自动化的设计流程和设计的灵便性，使得设计周期可以缩短数周甚至几个月。CosmosLE提供了一个基于Milkyway数据库的完整物理IC设计环境，同时可以无缝集成，动态交互操作所有Synopsys公司领先的物理设计工具。同时，CosmosSE还提供了一个易用的、基于Synopsys仿真工具的仿真环境，可以让设计者从不同的抽象层次来分析电路是否符合要求。

20．HERCULES-IITM
    作为物理验证的领先者，Hercules-II能验证超过1亿只晶体管的微处理器、超过1000万门的ASIC和256MB的DRAM，推动技术前沿不断进步。Hercules通过提供最快的运行时间和高速有效的纠错（debugging）来缩短IC设计的周期。它综合且强大的图形界面能迅速帮助设计者发现并处理设计错误。Herculus具有进行层次设计的成熟算法，进行flat processing的优化引擎和自动确定如何进行每个区域数据处理的能力?这些技术缩短了运行时间，提高了验证的精确度。


21．NanoSim (STAR-SIMXT)
    NanoSim集成了业界最优秀的电路仿真技术，支持Verilog-A和对VCS仿真器的接口，能够进行高级电路仿真的工具，其中包括存储器仿真和混合信号的仿真。通过Hierarchical  Array Reduction (HAR)技术，NanoSim 几乎可以仿真无限大的仿真存储器阵列。
    Star-SimXT 是一个准确、高容量、高绩效、易用的瞬态电路仿真软件。Star-SimXT 能够处理超过500万电路元件的设计，提供的电流电压波形图与SPICE结果的误差小于5%，而它的仿真速度比 Spice 快 10 到 1000倍。Star-SimXT 可以采用现有的 Spice 模型。

22．STAR-HSPICETM 
    Star-Hspice 是高精确度的模拟电路仿真软件，是世界上最广泛应用的电路仿真软件，它无与伦比的高精确度和收敛性已经被证明适用于广泛的电路设计。Star-Hspice 能提供设计规格要求的最大可能的准确度。

23．STAR-RCXTTM
    Star-RCXT用来对全新片设计、关键网以及块级设计进行非常准确和有效的三维寄生参数提取，Star-RCXT还可以提供内建的电容电阻数据压缩，延时计算以及噪声分析。Star-RCXT 提供层次化处理模式以及分布式处理模式以达到最高处理量。Star-RCXT紧密结合于Synopsys、SinglePass 流程。 

24．TetraMAX ATPG
    TetraMAX? ATPG是业界功能最强、最易于使用的自动测试向量生成工具。针对不同的设计，TetraMAX可以在最短的时间内，生成具有具有最高故障覆盖率的最小的测试向量集。TetraMAX支持全扫描、或不完全扫描设计，同时提供故障仿真和分析能力。 

25. DesignWare
    DesignWare是SoC/ASIC设计者最钟爱的设计IP库和验证IP库。它包括一个独立于工艺的、经验证的、可综合的虚拟微架构的元件集合，包括逻辑、算术、存储和专用元件系列，超过140个模块。DesignWare和Design Compiler的结合可以极大地改进综合的结果，并缩短设计周期。
    Synopsys在DesignWare中还融合了更复杂的商业IP（无需额外付费）目前已有8051微控制器、PCI，PCI－X，USB2.0，MemoryBIST，AMBA SoC结构仿真，AMBA总线控制器等IP模块。
     DesignWare中还包括一个巨大的仿真模型库，其中包括170,000多种器件的代时序的功能级仿真模型，包括FPGAs (Xilinx, Altera,…), uP, DSP, uC, peripherals, memories, common logic, Memory等。还有总线(Bus-Interface)模型PCI-X,USB2.0,AMBA, Infiniband, Ethernet, IEEE1394等，以及CPU的总线功能仿真模型包括ARM, MIPS, PowerPC等。

Cadence工具简介

1 . 逻辑设计与验证 工具 
* 逻辑仿真工具: Cadence NC-Verilog, Verilog-XL, NCSim, 
Simvision Waveform. Viewer
* 综合工具: Cadence BuildGates
* 形式验证工具: VerplexLEC

 

2．综合布局布线 工具
SoC Encounter—可应用于如90nm及其以下的SOC设计；
△ SE-PKS—可应用于如复杂时序收敛的IC设计；
△ Fire & Ice QX and SignalStorm—可应用于3维电阻电容参数提取及延时计算；
△ VoltageStorm—可应用于功耗分析；
△ CeltIC—可应用于信号完整性分析。

3 system level design 工具
综合（Hardware Design System 2000）
算法验证（SPW）
△ 结构设计工具(SystemC-based simulators, CoWare, etc)
△ 硬件/软件混合设计工具(Verification Platform, Seamless, etc)
△ 模拟/混合信号工具(AMS, Agilent ADS, etc)

 

4，CIC(layout & custom layout) 全定制集成电路布局设计 工具
△ Virtuoso Layout Editor
△ Assura (Layout verification)

5，AMS (analog mixed signal, RF analysis and design)模拟集成电路设计 工具
。AnalogDesignEnvironment 
。MixedSignal Design Environment 
。Analog Modeling with Verilog-A 
。Spectre Circuit Simulator

6，HS-PSD(high speed PCB system design) 高速系统和板极设计 工具 
。 Concept HDL Front-to-Back Design Flow – 原理图输入工具 
。PCB Librarian – 器件建库工具 
。Allegro PCB Layout System – PCB板布局布线工具 
。Specctra AutoRoute Basics – 基本自动布线器 
。Advanced Specctra Autorouting Techniques – 高级自动布线器 
。SpecctraQuest Foundations – 信号完整性仿真工具 
。Advanced SpecctraQuest Techniques – 高级信号仿真工具

 *VerilogHDL 仿真工具 Verilog-XL

 *电路设 计工具 Composer 
 *电 路 模 拟工具 Analog Artist

 *版图设计工具 Virtuoso Layout Editor
 *版图验 证工具 Dracula 和 Diva

 *自动布局布线工具 Preview 和 Silicon Ensemble 

总结其他公司EDAtools如下：

设计任务 EDA工具

功能仿真和测试

a. Cadence, NC_sim
b. Mentor ModelSim (调试性能比较突出)
c. Synopsys VCS/VSS
d. Novas Debussy (仅用于调试)

 

逻辑综合

a. Synopsys, DC
b. Cadence, BuildGates
c. Mentor, Leonardo

 

DFT

a. Mentor, DFTAdvisor
b. Mentor, Fastscan
c. Mentor, TestKompress
d. Mentor, DFTInsight
e. Mentor, MBISTArchitect
f. Mentor, LBISTArchitect
g. Mentor, BSDArchitect
h. Mentor, Flextest
i. Synopsys, DFT Complier
j. Synopsys, Tetra MAX
k. Synopsys, BSD Complier

 

布局,时钟树综合和自动布线 
a. Cadence, Design Planner
b. Cadence, CT-Gen
c. Cadence, PKS
d. Cadence, Silicon Ensemble
e. Synopsys, Chip Architect
f. Synopsys, Floorplan Manager
g. Synopsys, Physical Complier & Apollo
h. Synopsys, FlexRoute

 

网表提取及RC参数提取物理验证 
a. Mentor, xCalibre
b. Cadence, Assure RCX
c. Synopsys, Star-RCXT
d. Mentor, Calibre
e. Synopsys, Hercule
f. Cadence, Assure

 

延时计算与静态时序分析 
a. Synopsys, Prime Time
b. Cadence, Pearl
c. Mentor, SST Velocity

 

形式验证

a. Mentor, FormalPro
b. Synopsys, Formality
c. Cadence, FormalCheck

 

功能优化与分析

a. Synopsys, Power Compiler
b. Synopsys, PowerMill-ACE

 

HDLQA

a. TransEDA, Verification Navigator
b. Synopsys, LEDA

 

FPGA开发

a. Mentor, FPGAdvantage
b. XILINX, ISE
c. Altera, QuartusII

 

SoC开发

a. Mentor, Seamless CVE
b. Cadence, SPW
c. Synopsys, Co-Centric

 

版图设计工具

a. Cadence, Virtuoso
b. Mentor, IC-Station
c. 思源科技, Laker

 

电路级仿真

a. Mentor, ELDO
b. Mentor, ADMS
c. Cadence, Spectre, Spectre RF
d. Cadence, AMS
e. Synopsys, Star-Hspice

以下只是个人和本公司的评价，不一定十分全面，仅供参考。

Synopsys:
优点：
在完成设计所花费的时间、代价和质量上比较平衡，不是最好，但绝对不坏。
拥有一些久经考验无人可 比的软件。
缺点：
Physical-Compiler和Astro的整合上不够好，毕竟它是由一个前端设计EDA公司通过并购 Avanti扩展到后端来的。

Cadence:
优点：拥有一批非常优秀的EDA软件，如：RTL Compiler, Encounter, Nano route, CeltIc等(只限于单独使用)。
缺点：
虽然是老牌后端设计公司，可是现在的支柱产品都是最近几年买来的，自己以前的东西剩下的不多 了。上述产品的整合是个大问题。现在的产品不擅长于复杂时序的收敛。

Magma:
优点：最近5年异军突起的一家EDA公司，拥有一套自己独特的算法和漂亮好用的GUI，在复杂时序的收敛上异常优异。
缺 点：附带产品不够全面，价钱高

之所以提Magma是因为我们总的评分是
(1)Mgama
(2)Synopsys
(3)Cadence