2011年8月11日

（转）system verilog 初探

摘要： 转载地址：http://blog.ednchina.com/windzjy/310477/Message.aspx# 转载请声明：http://space.ednchina.com/Blog/post.aspx?id=310477这是一个sv的验证平台的基本框架，自己画的，对错待证！1，关于clocking block举例如下：待证设计module COUNTER (input Clock, Reset, Enable, Load, UpDn, input [7:0] Data, output reg[7:0] Q);always @(posedge Clock or posedge Rese 阅读全文

posted @ 2011-08-11 17:00 神一样驴子 阅读(12245) 评论(0) 推荐(0) 编辑

（转）systemverilog学习之 FORK JOIN语句

摘要： 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明http://mathon.blogbus.com/logs/2050927.html发现了一个不错的VERILOG学习网站,以后可以经常去看一下http://www.fpgatech.net/onlineresource/systemverilog31a/systemverilog31a.html?frmname=topic&frmfile=00603.htmlfork...join能够从它的每一个并行语句中产生并发进程。fork...join块的声明语法如下：Copy Codepar_block ::= // 引用自附 阅读全文

posted @ 2011-08-11 16:06 神一样驴子 阅读(27465) 评论(0) 推荐(0) 编辑

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