摘要： 转载地址： http://blog.csdn.net/leishangwen/article/details/46604819 最近大概阅读了一下UCB发布的Rocket处理器的源码，对源代码各个文件的功能有了一些大致的了解，Mark一下。 Rocket是一款64bit的标量处理器，5级流水线，采用 阅读全文

摘要： 转载地址：http://blog.csdn.net/zzwu/article/details/54810162 说明： 执行6级流水作业: 1. fetch（取指） 2. decode（译码） 3. dispatch/renaming（分发/重命名） 4. select/wakeup（选择/唤醒） 阅读全文

摘要： 转载地址：http://www.cnblogs.com/kuwoyidai/archive/2010/10/15/1870455.html 常规内存(Conventional Memory)：系统内存的第一个640 KB就是著名的常规内存。每一个PC机用户随着时间的推移都更加清楚的知道它，(也更加恨它:)），它是标准DOS程序、DOS驱动程序、常驻内存程序等可用的区域，它们统统都被放置在00000h~9FFFFh之间。上位内存区(Upper Memory Area)：系统内存的第一个1M内存顶端的384 KB（1024 KB - 640 KB）就是UMA，它紧随在常规内存之后。也就是说，第一个 阅读全文

摘要： 转载地址：http://blog.ednchina.com/windzjy/310477/Message.aspx# 转载请声明：http://space.ednchina.com/Blog/post.aspx?id=310477这是一个sv的验证平台的基本框架，自己画的，对错待证！1，关于clocking block举例如下：待证设计module COUNTER (input Clock, Reset, Enable, Load, UpDn, input [7:0] Data, output reg[7:0] Q);always @(posedge Clock or posedge Rese 阅读全文

摘要： 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明http://mathon.blogbus.com/logs/2050927.html发现了一个不错的VERILOG学习网站,以后可以经常去看一下http://www.fpgatech.net/onlineresource/systemverilog31a/systemverilog31a.html?frmname=topic&frmfile=00603.htmlfork...join能够从它的每一个并行语句中产生并发进程。fork...join块的声明语法如下：Copy Codepar_block ::= // 引用自附 阅读全文

摘要： 地址链接：http://hi.baidu.com/pioneer0059/blog/item/69a308db1f06212610df9b31.html各厂商综合工具，对HDL综合时都定义了一些综合属性这些属性可指定a declaration,a module item,a statement, or a port connection 不同的综合方式。语法为：/* synthesis, any_company_specific_attribute = value_or_optional_value */下面就是Altera的几个常用的Synthesis attributesNopruneA 阅读全文

摘要： 原文链接：http://blog.ednchina.com/olivernie/1812243/message.aspx来源于PrimeTime用户手册 阅读全文

摘要： 转载地址：http://article.ednchina.com/Other/20090206075509.htm　EDN博客精华文章作者：codeman 　　在edn上看到很多仁兄的文章 大受启发 也写写自己的理解 一同讨论　　set_input_delay/ set_output_delay　　在与时钟选项定义的时钟相关的输入port上定义data arrival TIme，可将输入延时定义与... 阅读全文

摘要： 转载地址：http://article.ednchina.com/Other/20090206080207.htm　EDN博客精华文章作者：ilove314 　　题记：时序分析摸索了很久，看了很多资料，也反反复复的对比总结，然后思考。现在总算有点大彻大悟的感觉了，但是还不够有些东西理解的可能还不是那么深入透彻，也喜欢把自己的思考过的东西拿出来和大家分享，更是希望大家能提出一些看法，在不断的讨论总结... 阅读全文

摘要： <前端>精通verilog(包括2001)的编程，仿真，测试充分掌握逻辑综合和时序分析理解前端经常使用的各种库的格式和内容，比如.v, .lib了解某个应用领域的知识学会使用FPGA测试代码具备DFT的基本概念<后端>熟悉后端流程，(IO plan, floorplan, power flan, place, CTS, route)熟练掌握一种后端工具的使用学会如何使用工具... 阅读全文