安路时序仿真步骤

第1步

打开已完成编译的工程

图1

第2步

如果没有添加时序约束，一定注意需要添加。在界面左下角FPGA Flow中展开User Constrains ，双击SDC Constrain，打开时序约束界面。选择Create Clock，依次填写Clock name，Period，Rising，Falling。如果想要约束时钟为200MHz，则Period填写5，Rising与Falling影响的是时钟脉冲的占空比，一般为1：1，故此处填写2.5与5 。然后点击Targets右侧的放大镜。

图2

第3步

选择对应的时钟，双击添加到右侧，点击OK。

图3

第4步

回到图2的界面中，点击Create，完成后如下，点击Finish，再点击Save 。

图4

图5

第5步

工具栏中依次选择Process → Properties ,打开页面如下。

第6步

选择 Optimize Rounting → phy_sim_model → ON

第7步

选择 Timing Option → sdf → ON → Save → Close

第8步

重新编译工程后就可以在工程目录lvds_test\lvds_test_Runs\phy_1\simulation（lvds_test是我的工程目录）下找到三个文件。sim.v是不带时序反标的仿真文件，仅用以测试信号在FPGA中打平后的正确性。.sdf与sim_sta.v是时序仿真所需要的文件，一个是时序参数的文件，另一个是信号打平的网表文件。

以下开始的步骤在各EDA平台联合modelsim仿真可通用。

第9步

在本工程的文件夹下创建modelsim_prj文件夹，将上述两个时序仿真文件复制粘贴到此文件夹中，并创建modelsim工程。在工程中添加sim_sta.v与testbench文件并编译。然后关闭modelsim。

第10步

仅有时序仿真的两个文件还无法进行仿真，还额外需要FPGA的仿真模型。打开一个新的modelsim界面，在modelsim中依次选择File → New → library。出现如下界面，填写新库的名字，这里填写的是安路的SF1 FPGA芯片后点击OK。可以看到Library中已添加Anlogic_SF1的库。

第11步

点击modelsim工具栏中的Compile → Compile ，打开界面如下。Library选择刚刚创建的Anlogic_SF1，查找范围定位到安路EDA工具TD的安装目录下\TD5.6.2\sim_release\SF1，

选择所有的.v文件后，点击Compiler。

编译完成

第12步

如果这时候重新打开刚刚创建的modelsim工程，会发现新建的Anlogic_SF1库不存在。所以我们需要记下库的路径。打开modelsim安装的位置，找到modelsim.ini文件并打开，添加如下图红框的内容。

第13步

重新打开之前创建的工程，发现Anlogci_SF1的库已在列中。如若库还未出现，可删除工程，重新创建，编译testbench与sim_sta.v文件。

第14步

modelsim工具栏 Simulate → Start Simulation。在Design标签页选择编译的testbench的module，本工程下是tb_lvds。

还是在本标签页下，点击Optimaization Options出现以下页面，选择Apple full visibility to all modules，这样可以观察所有module块的连接信号。

然后在Libraries标签页添加Anlogic_SF1。

最后在SDF标签页下添加.sdf文件，点击add，由于sdf文件已在工程目录下，可直接在SDF填写lvds_test.sdf，Apply to Region需填写在testbench里例化名。

15、点击Add SDF Entry窗口的OK，再点击Start Simulation的OK开始运行。发现报错，原因是安路FPGA的模型需要在testbench文件中添加glbl glbl();更改testbench文件后重新编译，然后从第14步开始重新执行。

16、与平常仿真一致，将想要观测信号添加到Wave中，然后运行。