乔治是只猪

摘要： verilog RTL code example 以下是学习verilog语法的例子 module divider(// synchronous logic block input clk_in, output clk_out, input rst_n, // combinational logic 阅读全文

摘要： Syntax Verilog Modules Modules are the building blocks of verilog designs. They are a means of abstraction and encapsulation for your design A module 阅读全文

摘要： Syntax Loop #!/bin/csh -f # bulk copy with different names foreach i (17 18 19 20 21 22 23) cp xxx.c xxx_$i.c end 阅读全文

摘要： Background 因为使用verilog比较多, 对VHDL不熟, 因此学习下VHDL语法, 并练习写了个简单的分频器和仿真. RTL design 使用VHDL写一个简单的分频器, 话不多说, 代码如下: library ieee; use ieee.std_logic_1164.all; u 阅读全文

摘要： 1. sed Feature 对文本进行查看,新增,删除,修改和替换 Format sed [option] [pattern] [file] option -n: 只显示修改的[pattern], 不真正对[file]修改 -i: 对[file]进行修改 -e: 一次执行多次[pattern] p 阅读全文

摘要： - 背景: 为了验证divider输出的时钟频率是否是理论值 - 思路: 通过在同一段时间内对待测时钟和输入时钟计数, 然后检验待测时钟的计数值与输入时钟的计数值的比值关系是否为配置的divider的比例值 - 方法: 以待测时钟域开始计数, 确定验证时间范围, 这个范围需要考虑2种情况, 一个是偶 阅读全文

摘要： 软件工具的一些习惯配置 阅读全文

摘要： 关于tcsh shell的配置 阅读全文

摘要： 简单的Makefile例子 阅读全文

摘要： The first step is in virtual box menu, click Devices, and then click Shared Folders->Shared Folders Settings. Specified the source directory from wind 阅读全文