2020年11月13日
VHDL RTL代码及testbench编写
摘要： Background 因为使用verilog比较多, 对VHDL不熟, 因此学习下VHDL语法, 并练习写了个简单的分频器和仿真. RTL design 使用VHDL写一个简单的分频器, 话不多说, 代码如下: library ieee; use ieee.std_logic_1164.all; u 阅读全文
posted @ 2020-11-13 14:22 乔治是只猪 阅读(945) 评论(0) 推荐(0) 编辑