摘要： 根据前面的异步复位和同步复位分析，现在介绍一种更为可靠的异步复位、同步释放的双缓冲电路。改电路由两个同一时钟沿触发的层叠寄存器组成，该时钟必须和目标寄存器是一个时钟域； input sclk; input s_rst_n; output rst_nr2; reg rst_nr1,rst_nr2; a 阅读全文

摘要： 1.异步复位 always @ ( posedge sclk or negedge s_rst_n ) if ( !s_rst_n ) d_out <= 1'b0; else d_out <= a; 综合出来的RTL视图如下所示： 从图中可以看到寄存器d_out有一个低电平有效的复位信号s_rst_ 阅读全文

摘要： Verilog中inout端口的使用方法 （本文中所有Verilog描述仅为展示inout端口的用法，实际描述则需要更丰富的功能描述） Inout端口的使用 在芯片中为了管脚复用，很多管脚都是双向的，既可以输入也可以输出。在Verilog中即为inout型端口。Inout端口的实现是使用三态门，如F 阅读全文

摘要： 随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供了软件层面上的逻辑分析仪，可以帮助我们在线分析芯片内部逻辑。而且操作简单方便。但是往往因为某些原因，有些信号在综合的时候 阅读全文

摘要： 用户I/O：不用解释了。 配置管脚： MSEL[1:0] 用于选择配置模式，比如AS、PS等。 DATA0 FPGA串行数据输入，连接到配置器件的串行数据输出管脚。 DCLK FPGA串行时钟输出，为配置器件提供串行时钟。 nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚。 ASD 阅读全文

摘要： 上班有半个月了，在这些天里，学习了一些东西，从我写代码的过程来看，谈谈我的一些感受。 当我对单个模块进行调试时，心情是比较激动和好奇的，因为单个模块会比较简单些，不会复杂，于是我很快就弄好了。对于sdram，sram这类的存储器，读写是没问题了，关键是怎么去运用它们，这块做的还不是很多，经验也不是特 阅读全文

摘要： Modelsim之error “unable to check out a viewer license necessary for use of the modelsim graph.Vsim is closing” 原因：之前破解的modelsim对应PC的Physiacl Address已经被 阅读全文

摘要： 终于来到学习的地方了，想想来之前心里忐忑不安，但为了追求，也要对自己说一声，你要勇敢的踏出去。夜晚的汽车只能照亮前方的10米，但一样可以开往回家的路，加油。 早上讲了一些语法，对于有点基础的我来说，听起来有点轻松，但我也会仔细的听讲，完善知识，课堂上，有和老师互动，学员们都很积极，不懂的就问老师。接 阅读全文