摘要： 在很久很久以前，有一个国王。他把他的国家治理的非常好，国家不大，但百姓们丰衣足食，安居乐业，十分幸福。 国王有三位美丽可爱的小公主，三位小公主们从生下来就具有一种神奇的魔力，当她们哭泣的时候，落下的眼泪会化作一颗颗晶莹剔透的钻石，价值连城。 有一天，国王发觉自己年事已高，自己的国家还没有人可以托付， 阅读全文

摘要： 可以使用Quartus® II Programmer的“Examine”特性回读编程目标文件（.POF）是CPLD不是FPGA 先用auto检测加没加加密位，然后执行ex，然后save，Examine，打钩Examine，start 阅读全文

摘要： Program时，把security bit勾上，点击start 这样examine时就不能正确的读出pof 读出来的pof 除文件头外，其余的内容全为0 怎么样，大家试试！ 阅读全文

摘要： IO资源 IO是与外界沟通和控制的通道，fpga提供了丰富的IO和一些实用的特性。 本文简要的将主要的特性摘录下来做设计参考用。具体参数参考handbook。 第一部分：IO特性概述 通过软件的灵活配置，可适应不同的电器标准与I/O物理特性；可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电流的大 阅读全文

摘要： 在quartus调用modelsim仿真过程中，出现了一个错误，如下所示： Check the NativeLink log file I:/Quartus11.0/Myproject/testi_nativelink_simulation.rpt for detailed error messag 阅读全文

摘要： 原文地址：首次安装CY7C68013A驱动失败记（结果竟然是这样）作者：孙茂多 今天把68013A-56焊接在CCD2的CPLD PCB上，配套的EEPROM存储器还没有焊接上，所以想用它试验一下Cypress的基础开发实例。研究了一上午，结果驱动都没装上。 我用一种我没想到的方式解决的这个问题，详 阅读全文

摘要： 解释：对于一些管脚，缺少了部分描述，需要再添加一些设置，比如current strength,slew rate等； 措施：打开pin plannel界面，在current strength和slew rate中选择参数，将默认值改成非默认值； 阅读全文

摘要： 解释及措施：（1）：这个信号是不是你期望的时钟信号？还是被综合器误将普通信号综合成了时钟信号？有没有在代码中用过这个信号的上升沿/下降沿？ （2）：如果是期望的时钟信号，那么是否有可能调整管脚位置约束到专用时钟管脚？如果不行的话，这条时钟线上的延时会比较大。但是整个布局布线还是可以进行下去的。 阅读全文

摘要： 异步SRAM：正如其名，不是与特定的时钟信号同步运行，而是根据输入信号的状态运行的。因为没有信号表明读取时已确定了有效数据，也没有信号表明写入时已接收到数据，所以，需要获取制造商的数据手册，根据时序图，按“应该已读出有效数据”及“应该能接收数据”这样的条件，进行存储器的设计。 1. 读操作：OE读控 阅读全文

摘要： 编译的时候没有注意，整个工程都可以在板子上跑起来。但是做Powerplay的时候，出现了这个Critical Warning：、 Critical Warning: The following clock transfers have no clock uncertainty assignment. 阅读全文