2016年1月20日
58.xilinx原语DCM,PLL的使用
摘要： DCM_BASE 基本数字时钟管理模块的缩写，是相伴和频率可配置的数字锁相环电路，常用于FPGA系统中复杂的时钟管理。如需要频率和相位动态配置，则可以选用DCM_ADV原语，如需要相位动态偏移，可使用DCM_PS原语。Eg. DCM_BASE # ( .CLKDV_DIVIDE(2.0), //CL 阅读全文
posted @ 2016-01-20 14:21 geekite 阅读(3152) 评论(0) 推荐(0) 编辑
57.DDR3的系统时钟编译错误
摘要： 错误：Xst:2033 - Port I of Input buffer ddr3_mig/memc3_infrastructure_inst/se_input_clk.u_ibufg_sys_clk is connected to GND 意思是输入缓冲器的端口接地了，在u_ibufg_sys_c 阅读全文
posted @ 2016-01-20 11:36 geekite 阅读(773) 评论(1) 推荐(0) 编辑
2016年1月18日
56.ISE综合，在chipscope信号列表看不到
摘要： 代码写好后，进行逻辑综合，在chipscope上添加被触发的信号时，发现有些在信号列表里看不到，这是因为这些信号没有参与到逻辑电路设计中，产生不想关的电路，综合器会默认优化资源。 还有一种情况是，对于一些wire信号，要添加*keep ture*属性才可以看到，这也是防止被优化掉。 阅读全文
posted @ 2016-01-18 23:44 geekite 阅读(1516) 评论(0) 推荐(0) 编辑
2016年1月16日
55.ERROR:Place:1136 - This design contains a global buffer instance…… non-clock load pins off chip
摘要： ISE在布局布线时，出现下图所示错误。 对于"clock_dedicated_route”错误原因有两种情况: 1. 就是有一个时钟你没有放到全局时钟或者局部时钟的引脚，布局的时候不能把它当作时钟分配资源。 2. 就是你想在IO上输出一个时钟信号，但是你没有采用正确的方法，如在Spartan6里面你 阅读全文
posted @ 2016-01-16 14:26 geekite 阅读(5212) 评论(0) 推荐(0) 编辑
2016年1月7日
54.xilinx_modelsim仿真错误1
摘要： 在仿真DDR3核时，用modelsim编译时会出现下面错误 Error:can't read "env(XILINX)":no such variable 原因：在.do文件中指定的glbl.v文件的路径不对vlog -incr $env(XILINX)/verilog/src/glbl.v 这个是 阅读全文
posted @ 2016-01-07 15:18 geekite 阅读(636) 评论(0) 推荐(0) 编辑
2015年12月13日
53.转：深入浅出FPGA-14-ChipScope软件使用
摘要： 引言 索性再破例一下，成个系列也行。 内容组织 1.建立工程 2.插入及配置核 2.1运行Synthesize 2.2新建cdc文件 2.3 ILA核的配置 3. Implement and generate programming file 4.利用Analyzer观察信号波形 4.1连接器件 4 阅读全文
posted @ 2015-12-13 16:26 geekite 阅读(438) 评论(0) 推荐(0) 编辑
2015年12月12日
52.ISE中的PLL时钟输入
摘要： 在manaul mode中选择PLL PLL的输入时钟可以是全局时钟，也可以是普通IO引脚。 1.PLL的输入时钟是全局时钟的情况。 pll_xx pll_xx ( .clkin ( clkin ), .clkout ( clkout ) ); 其中clkin为全局时钟输入，在IP核中的设置需要注意 阅读全文
posted @ 2015-12-12 23:20 geekite 阅读(1859) 评论(0) 推荐(0) 编辑
51.ISE中的DCM全局时钟转为普通IO
摘要： 在用DCM这个IP核时，它的输入时钟为全局时钟引脚输入，输出有两种情况，第一，可以直接接在全局时钟引脚；第二，可以通过ODDR2原语接在普通IO引脚；说下第二种是怎么用的； DCM DCM_INST ( .CLKIN ( CLKIN ), .CLKOUT ( clkout_w) ); 如果clkou 阅读全文
posted @ 2015-12-12 20:09 geekite 阅读(756) 评论(0) 推荐(0) 编辑
50.ISE布局布线错误
摘要： ERROR:Pack:1654 - The timing-driven placement phase encountered an error. 原因：时钟输出引脚直接接在I/O上了； 方法：在时钟输出I/O之前,需接上ODDR2原语模块； 阅读全文
posted @ 2015-12-12 19:03 geekite 阅读(1314) 评论(0) 推荐(0) 编辑
49.关于Quartus和ISE中ROM的初始化和仿真的一些小结
摘要： 最近在玩Altera的FPGA，当我用Quartus II自带的IP核生成ROM时，出现了各种问题，于是在网上各种查资料，终于解决了我的问题。这里做一下小结，方便自己日后查阅。 Quartus II 和ISE在仿真和初始化时有些些区别，这里简要介绍一下二者的初始化和仿真步骤：1、用Quartus I 阅读全文
posted @ 2015-12-12 01:23 geekite 阅读(4580) 评论(0) 推荐(0) 编辑