01 2016 档案

摘要：在ISE软件生成DDR3 IP核时，会产生很多文件，其中user_design,example_design里面分别是用户接口文件和自带的仿真测试文件。在user_design里的rtl中，这些文件是需要添加到工程中的。在infrastructure.v文件中，202行 .CLKIN1 (sys_c 阅读全文

摘要：DCM_BASE 基本数字时钟管理模块的缩写，是相伴和频率可配置的数字锁相环电路，常用于FPGA系统中复杂的时钟管理。如需要频率和相位动态配置，则可以选用DCM_ADV原语，如需要相位动态偏移，可使用DCM_PS原语。Eg. DCM_BASE # ( .CLKDV_DIVIDE(2.0), //CL 阅读全文

摘要：错误：Xst:2033 - Port I of Input buffer ddr3_mig/memc3_infrastructure_inst/se_input_clk.u_ibufg_sys_clk is connected to GND 意思是输入缓冲器的端口接地了，在u_ibufg_sys_c 阅读全文

摘要：ISE在布局布线时，出现下图所示错误。 对于"clock_dedicated_route”错误原因有两种情况: 1. 就是有一个时钟你没有放到全局时钟或者局部时钟的引脚，布局的时候不能把它当作时钟分配资源。 2. 就是你想在IO上输出一个时钟信号，但是你没有采用正确的方法，如在Spartan6里面你 阅读全文

摘要：在仿真DDR3核时，用modelsim编译时会出现下面错误 Error:can't read "env(XILINX)":no such variable 原因：在.do文件中指定的glbl.v文件的路径不对vlog -incr $env(XILINX)/verilog/src/glbl.v 这个是 阅读全文