摘要：
在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。 图1是一个跨时钟域的异步通信实例，发送域和接收域的时钟分别是clk_a和clk_b。这两 阅读全文
摘要：
IO资源 IO是与外界沟通和控制的通道，fpga提供了丰富的IO和一些实用的特性。 本文简要的将主要的特性摘录下来做设计参考用。具体参数参考handbook。 第一部分：IO特性概述 通过软件的灵活配置，可适应不同的电器标准与I/O物理特性；可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电流的大 阅读全文
摘要：
在chip planner 中 ，看管脚时，会看到 pin 和pad 同时出现， 如 pin120/pad174 Bank 4 那么有什么区别？ PIN指芯片封装好后的管脚，即用户看到的管脚； PAD是硅片的管脚，是封装在芯片内部的，用户看不到。 PAD到PIN之间还有一段导线连接的。 PAD也指输 阅读全文
摘要：
jitter:由于晶振本身稳定性，电源以及温度变化等原因造成了时钟频率的变化，就是jitter,指的是时钟周期的变化。指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响。由于跟晶振本身的工艺有关，所以在设计中无法避免它能带来的影响，通产只能 阅读全文
摘要：
方法： 1.采用两级触发器，减少可能出现的亚稳态影响； 2.异步FIFO和DPRAM; 3.握手协议，有效使能后，确认； 阅读全文