随笔分类 - ISE
ISE软件应用
摘要：网上的关于DO文件的编写好像资料不多，比较杂，所以本人总结一下常用的简单语法，方便大家查看。其实本人也刚接触DO文件没多久，有纰漏很正常，欢迎指正批评，互相学习。PS:写得有点乱 还有一个值得注意的是 我在看到这篇文章的时候我正在仿真一个verilog文件，文件中调用了一个ROM ， 但是我怎么仿真
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摘要：在ModelSim中添加Xilinx ISE仿真库 说明： l ModelSim一定要安装在不带空格的目录下，即不要安装在“Program Files”目录下。如作者是安装在D:\softwares\Modelsim目录下。 l ISE软件也最好安装在不带空格的目录下。 1、找到开始菜单->程序->
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摘要：ARP是地址解析协议Address Resolution Protocol的缩写。是一个位于TCP/IP协议栈中的低层协议，负责将某个IP地址解析程对应的MAC地址。在局域网中，网络实际传输的是“帧”，而帧里面包含了目标主机的MAC地址。在以太网中，一台主机要和另一台主机进行直接通信，必须要知道目标
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摘要：什么时候回出现顶层文件不能置顶呢？嘿嘿，肯定是工程中有错误啦。 如果你的顶层文件包含了include文件，这个时候就会出现这种情况了。但好像出现在刚新建工程的时候，因为当顶层文件不包括Include文件时，正常编译生成下载文件，Ok。奇怪的是发生了，这个时候我就故意在顶层文件添加include文件，
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摘要：采集的图像倒置180度，这跟寄存器的设置有关。寄存器0X32的bit[7]可以变换倒置方向。
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摘要：所有的结局都是好的，不好，是因为你还有坚持到最好。 OV7725摄像头的初始化配置，需要SCCB总线即IIC接口配置。先发送配置数据到OV7725中，然后通过随机读取对应地址的数据来验证数据是否写进去，基本思路是这样。 第一次测试读数据，是地址0X1C，读出来的数据是0X45，理论上应该是0X7F。
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摘要：在文件中单独定义一些信号变量，如start_flag,即使进行(*KEEP=“TRUE”*)的声明，但在cdc文件上依然找不到start_flag变量，这是为什么呢？因为ISE综合器非常聪明，对一些没被使用过的变量或标识符，这些被赋值的变量会被优化掉，即不存在这个变量了。需要我们自己将这个变量sta
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摘要：比如在顶层文件中，例化了几个模块，综合后打开cdc文件，会在structure/net中少几个例化模块，即看不到，但在顶层文件中还是存在的，只是ISE软件综合的问题而已，原因是在顶层或子模块中，有些应该要连接的对应信号，没有连接，影响了综合。解决的办法是，查找哪些信号线没有对应连接，然后连起来。该声
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摘要：在ISE软件生成DDR3 IP核时，会产生很多文件，其中user_design,example_design里面分别是用户接口文件和自带的仿真测试文件。在user_design里的rtl中，这些文件是需要添加到工程中的。在infrastructure.v文件中，202行 .CLKIN1 (sys_c
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摘要：DCM_BASE 基本数字时钟管理模块的缩写，是相伴和频率可配置的数字锁相环电路，常用于FPGA系统中复杂的时钟管理。如需要频率和相位动态配置，则可以选用DCM_ADV原语，如需要相位动态偏移，可使用DCM_PS原语。Eg. DCM_BASE # ( .CLKDV_DIVIDE(2.0), //CL
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摘要：错误：Xst:2033 - Port I of Input buffer ddr3_mig/memc3_infrastructure_inst/se_input_clk.u_ibufg_sys_clk is connected to GND 意思是输入缓冲器的端口接地了，在u_ibufg_sys_c
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摘要：ISE在布局布线时，出现下图所示错误。 对于"clock_dedicated_route”错误原因有两种情况: 1. 就是有一个时钟你没有放到全局时钟或者局部时钟的引脚，布局的时候不能把它当作时钟分配资源。 2. 就是你想在IO上输出一个时钟信号，但是你没有采用正确的方法，如在Spartan6里面你
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摘要：在仿真DDR3核时，用modelsim编译时会出现下面错误 Error:can't read "env(XILINX)":no such variable 原因：在.do文件中指定的glbl.v文件的路径不对vlog -incr $env(XILINX)/verilog/src/glbl.v 这个是
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摘要：引言 索性再破例一下，成个系列也行。 内容组织 1.建立工程 2.插入及配置核 2.1运行Synthesize 2.2新建cdc文件 2.3 ILA核的配置 3. Implement and generate programming file 4.利用Analyzer观察信号波形 4.1连接器件 4
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摘要：在manaul mode中选择PLL PLL的输入时钟可以是全局时钟，也可以是普通IO引脚。 1.PLL的输入时钟是全局时钟的情况。 pll_xx pll_xx ( .clkin ( clkin ), .clkout ( clkout ) ); 其中clkin为全局时钟输入，在IP核中的设置需要注意
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摘要：在用DCM这个IP核时，它的输入时钟为全局时钟引脚输入，输出有两种情况，第一，可以直接接在全局时钟引脚；第二，可以通过ODDR2原语接在普通IO引脚；说下第二种是怎么用的； DCM DCM_INST ( .CLKIN ( CLKIN ), .CLKOUT ( clkout_w) ); 如果clkou
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摘要：最近在玩Altera的FPGA，当我用Quartus II自带的IP核生成ROM时，出现了各种问题，于是在网上各种查资料，终于解决了我的问题。这里做一下小结，方便自己日后查阅。 Quartus II 和ISE在仿真和初始化时有些些区别，这里简要介绍一下二者的初始化和仿真步骤：1、用Quartus I
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摘要：.mif和.coe这两个文件分别是Quartus和ISE的RAM和ROM的初始化文件，因此了解他们的格式，是很必要的 MIF文件的格式如下： WIDTH=14; --数据宽度为14位 DEPTH=2048; --数据长度为2048 ADDRESS_RADIX=UNS; --地址基数十进制，二进制为B
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