摘要: 前言 SV和verilog的区别 HDL硬件描述语言 OOP面向对象编程 Verilog SystemVerilog 模块定义 module class 模块实例 instance object 模块名称 instance name handle 数据类型 registers & wires pro 阅读全文
posted @ 2021-04-07 13:34 徘徊的游鱼 阅读(920) 评论(0) 推荐(0) 编辑