摘要：
前言 SV和verilog的区别 HDL硬件描述语言 OOP面向对象编程 Verilog SystemVerilog 模块定义 module class 模块实例 instance object 模块名称 instance name handle 数据类型 registers & wires pro 阅读全文
摘要：
线程的使用 程序和模块 对于硬件的过程块，他们之间的通信可以理解为不同逻辑、时序块之间的通信或者同步，是通过信号的变化来完成； 从硬件实现角度看，verilog 通过always，initial过程语句块和信号数据连接实现进程间通信；可以将不同的module作为独立的程序块，他们之间的同步通过信号的 阅读全文
摘要：
Interface 概述 interface 可以用做设计，也可以用作验证； 在验证环境中，接口可以使得连接变得简洁而不易出错； 在interface 中可以定义端口，也可以定义双向信号；可以使用initial 和 always，也可以定义function 和 task；但是不可以定义class； 阅读全文
摘要：
过程块 scope 在SV中，哪些语句应该放在硬件世界，哪些语句应该属于软件世界。将软件变量定义与硬件例化所在的空间称之为域。 硬件域：例化硬件的空间 module ... endmodule interface ... endinterface 软件域：定义软件变量的空间 program ... 阅读全文
摘要：
前言 SV新特性 对比VERILOG 2值逻辑：提高性能，减少内存使用； 队列，动态数组，关联数组：减少内存使用，内建搜索和排序函数； unions 和 packed； class 和 structures string enumerated 赋值 SV 赋全值（全0，全1，全x，全z）时，可以忽略 阅读全文
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config_db机制 概述 UVM提供了uvm_config_db配置类以及几种方便的变量设置方法，来实现仿真时的环境控制，常见的uvm_config_db类的使用方式包括： 传递virtual interface到环境中 设置单一的变量值，int, string, enum等 传递配置对象到环境 阅读全文
摘要：
流程控制语句 顺序结构 程序自上往下依次执行 分支结构 介绍 程序从两条或多条路径中选择一条执行 if语句 /* 语法： IF(表达式1，表达式2，表达式3) 执行顺序： 如果表达式1成立，则返回表达式2的值，否则返回表达式3的值 应用：在任何地方 */ IF THEN /* 语法： IF 条件1 阅读全文
摘要：
变量 系统变量 变量由系统提供，不是用户自定义的，属于服务器层面 全局变量 会话变量 # 如果是全局级别，则需要加global，如果是会话级别，则需要加session，如果不写，则默认是会话 # 查看全局变量 SHOW GLOBAL VARIABLES; SHOW GLOBAL VARIABLES 阅读全文
摘要：
MySQL：视图 介绍 一种虚拟存在的表，和普通表一样使用 行和列的数据来自定义视图的查询中使用的表，并且是使用视图时动态生成，只保存了sql逻辑不保存查询结果 mysql5.1版本出现的新特性，是通过表动态生成的数据。 应用场景 多个地方用到同样的查询结果 该查询结果使用的sql语句较复杂 重用s 阅读全文
摘要：
TCL：数据库事务 介绍 TCL Transaction Control Language 事务控制语言 事务 由一个或一组sql语句组成的一个执行单元，整个单独单元作为一个不可分割的整体。这个执行单元要么全部执行，要么全部不执行。 即如果单元中某条语句一旦执行失败或产生错误，整个单元将会回滚。所有 阅读全文