每天更进步 - 博客园

2019年3月29日

项目通讯界面

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posted @ 2019-03-29 13:19 每天更进步阅读(6) 评论(0) 推荐(0) 编辑

2019年3月28日

ODDR2-缓冲器

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posted @ 2019-03-28 16:44 每天更进步阅读(6) 评论(0) 推荐(0) 编辑

DCI和IN＿TERM

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posted @ 2019-03-28 10:16 每天更进步阅读(8) 评论(0) 推荐(0) 编辑

2019年3月27日

UCF约束介绍

摘要：约束（一）约束的分类：利用FPGA进行系统设计常用的约束主要分为3类。（1）时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序条件，知道综合和布局布线阶段的优化算法等。（2）布局布线约束：主要用于指定芯片I/O引脚位置以及指导软件在芯片特定的物理区域进行布局布线。（3）其它约束阅读全文

posted @ 2019-03-27 16:18 每天更进步阅读(3927) 评论(0) 推荐(0) 编辑

2019年3月21日

ISE报警：关键字 unsigned不可用于verilog

摘要：问题：关键字 unsigned不可用于verilog 解决方案：去掉unsigned 阅读全文

posted @ 2019-03-21 09:19 每天更进步阅读(389) 评论(0) 推荐(0) 编辑

2019年3月20日

移动工程后，打开ROM核无配置信息

摘要：问题：从他人处下载的ISE工程，打开dw51的ROM IP核，无配置信息，为block memory generator的初始配置，并显示无法找到coe文件原因：ROM配置过程中的部分内容丢失导致无法打开原始配置解决方案， 1、依据参数重新配置ROM 2、在原路径如D:\mems_mirror 阅读全文

posted @ 2019-03-20 10:03 每天更进步阅读(219) 评论(0) 推荐(0) 编辑

新建IP核为灰色并显示there is no project open

摘要：问题： ise显示there is no project open. “You may browse the IP Catalog but you will not be able to generate any cores until you open or create a project.” 阅读全文

posted @ 2019-03-20 09:54 每天更进步阅读(948) 评论(0) 推荐(0) 编辑