2016年10月9日
门级建模
摘要： 学习目标 学习Verilog提供的门级原语 理解门的实例引用、门的符号以及and/or，buf/not类型的门的真值表 学习如何根据电路的罗技图来生成Verilog描述 讲述门级设计中的上升、下降和关断延迟 解释门级设计中的最小、最大和典型延迟 1.门的类型 1.1与门（and）和或门（or） 具有 阅读全文
posted @ 2016-10-09 16:07 老虎有尾巴 阅读(297) 评论(0) 推荐(0) 编辑