随笔分类 - suanpan
摘要：2011年的书，更像是论文集，不同章的作者不同，好多亚洲名字。1 IntroductionSunil P. Khatri and Kanupriya Gulati1.1 Logic Decomposition1.2 Boolean Satisfiability1.3 Boolean Matching
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摘要：作者: Rajeev Murgai, Robert K. Brayton, Alberto Sangiovanni-Vincentelli. Recently, user-programmable gate arrays, called field-programmable gate arrays
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摘要：到 https://www.bookzz.ren/ 下了些书，按size从大到小排序，翻完即删，反正也看不懂啊。翻指的是查找字符串simulat，下错书了 :-) 这本书是Winner of The Frederic Emmons Terman Award in Electrical & Compu
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摘要：Espresso功能强大。处理16 in 40 out时不仅速度很快，而且只用了494x359的矩阵。集合则多到了用set family的程度，所占空间我没数，想必不会太多，因为494x359它就用稀疏矩阵来存了，row和column都是排序的双链表。Espresso是1960年代写的，到1988年
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摘要：有人在Verilog里用门写个复杂电路吗？Mostly RTL吧？用C/C++...写个simulator，当然不简单，可是像SystemC那样搞上一堆宏啥的，感觉和nginx这样的异步I/O比较类似。网络仿真好像是个学科。 在Verilog里写个 + , simulator还是用高级语言来做 +
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摘要：Input:.i 4.o 10000 10001 00010 00011 00100 10101 10110 00111 11000 11001 01010 01011 11100 11101 01110 01111 1 Output:1-1101-1--00 高档、专业: .i 16.o 4000
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摘要：0. Java面试高端局都要问虚拟机的, Java虚拟机，不是KVM和Xen. 1. 我一个外行老头子，都会那么一丢丢: module m(input a, b, c); reg y; always @(a) begin $display("@(a)"); y=a; end always @(a,b
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摘要：好书多, 好多书, 书好多 - 博客园 (cnblogs.com) An FPGA is a gate array where the logic network can be programmed into the device after its manufacture. An FPGA con
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摘要：Minimizing Boolean functions by hand using the classical Karnaugh maps is a laborious, tedious and error prone process. It isn't suited for more than
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摘要：下文的大字.html版 3KB 我们有4个逻辑变量a,b,c,d, 要用它们造出一个输出y来，即y=f(a,b,c,d). 先看简单的例子: f(0000)=1, f(0001)=1, f(其它)=0. 当abcd=0000时，~a & ~b & ~c & ~d = 1. 当abcd=0001时，~
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摘要：D:\>t.py 4 variables A B C D 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1
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摘要：vvp的代码很长，我们可以先看重点: lexor.lex, parser.y, compile.cc, delay.cc, event.cc, schedule.cc和main.cc。处理位向量，把它们拼来接去，每位有01xz四种状态等等比较无聊。有点像时序电路和组合电路: 组合电路当然也复杂，但有
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摘要：Cadence Xcelium仿真环境搭建及常用Option总结_元直的博客 SystemC中文教程一@博客园 SystemC: an Introduction for beginners (electrosofts.com) SystemC恐怕前景堪忧。1. 现在就有systemc.org和sys
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摘要：在 好懂的Quine-McCluskey算法 里我们知道所有的逻辑表达式，或者说任意的真值表，都可以用not, and和or来表示。 在电路里，除了x和y这样的变量外，我们还有常量1和0可用，即接正极VCC或接地GND. not(x) = nand(x, 1) and(x,y) = not(nand
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摘要：试用Verilog中的=, <=和assign - 博客园 Synchronous sequential circuits do not process their Verilog statements in sequence within the always block. 我理解这句话的前提是用
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摘要：1 module cpu(input reset, clk, input[0:55] rom); 2 reg[7:0] i; // instruction 3 reg[4:0] rf[2], pc; // register file and program counter 4 always @(re
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摘要：https://dspace.mit.edu/handle/1721.1/16674 The core is approximately 27K gate count, runs at a maximum of 250 MHz, and is synthesized to a current sta
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摘要：Karnaugh Map Solver (charlie-coleman.com) 最多10个变量，有js源码. 在右下角表里点，f会变。 class Petrick { constructor(minterms, maxterms, dontCares, dimension, variableNa
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摘要：我这个第一个对，第二个不对: module flipflop(output q, q_, input set, enable, reset); wire er, es; and g1(er, enable, reset), g2(es, enable, set); nor g3(q, er, q_)
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摘要：改编自Deepak Kumar Tala@www.asic-world.com和Shubham Singh的Verilog Fundamentals@csg.csail.mit.edu/6.375等。参考资料下载 3MB 面包板(Bread Board)和印刷电路板(Printed Circuit
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