摘要：
来自：https://www.runoob.com/w3cnote/verilog2-clock-division.html 目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时 阅读全文
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参考文献 https://www.zhihu.com/people/li-hong-jiang-54/posts（非常感谢这位博主） 《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》 阅读全文
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复位的作用是将ASIC芯片强制进入一个确定状态. 如果芯片是有多个时钟的系统，那么如何保证不同时钟域的电路能够“同时”复位将会是一个重要的问题. 同步复位 指复位信号只有在时钟上升沿到来时，才能有效。 always @ (posedge clk) begin if (!rst_n) ... end 阅读全文
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建立时间、保持时间 Setup Time: 时钟沿到来之前输入信号D必须保持稳定的最小时间 Hold Time: 时钟沿到来之后输入信号D必须保持稳定的最小时间 Clk-to-q Time: 输入D满足setup/hold time要求，从时钟沿到来时刻到输出端Q变化至稳定的时间 那么当输入信号D无 阅读全文
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1. 锁存器与触发器 锁存器latch：电平触发 寄存器flip-flop：边沿触发 寄存器：用来存放数据的一些小型存储区域，由多个触发器组成(时钟端连在一起) 触发器与锁存器优缺点： latch由电平控制，非同步控制；ff是时钟边沿触发，可以同步控制； latch 对输入电平敏感，受布线延迟影响较 阅读全文