摘要：
来自：《综合与 Design Compiler》 1. 什么是综合 在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为电路网表的过程。 分为三个步骤：转换(translation)、映射(mapping) 与优化(optimization)。 综合工具首先将 HDL 的描述转换成一个与 阅读全文
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1. Tool是怎么计算Cell dealy & Net delay的？ Cell delay：根据 cell 的输入 transition 和输出 load 通过查表从 library 中得到 cell delay 和输出 transition，在 library 的表头有四个 attribute 阅读全文
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STA目的： 静态时序分析的目的是保证设计中所有的路径，满足内部时序单元对建立时间和保持时间的要求。即无论起点是什么，信号都可以被及时地传递到该路径的终点，并且在电路正常工作所必需的时间段内保持恒定。 STA几个基本概念： 信号到达时间（Arrival Time）：简称AT，表示实际计算得到的信号到 阅读全文
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来自：https://www.runoob.com/w3cnote/verilog2-clock-division.html 目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时 阅读全文
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参考文献 https://www.zhihu.com/people/li-hong-jiang-54/posts（非常感谢这位博主） 《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》 阅读全文
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复位的作用是将ASIC芯片强制进入一个确定状态. 如果芯片是有多个时钟的系统，那么如何保证不同时钟域的电路能够“同时”复位将会是一个重要的问题. 同步复位 指复位信号只有在时钟上升沿到来时，才能有效。 always @ (posedge clk) begin if (!rst_n) ... end 阅读全文
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建立时间、保持时间 Setup Time: 时钟沿到来之前输入信号D必须保持稳定的最小时间 Hold Time: 时钟沿到来之后输入信号D必须保持稳定的最小时间 Clk-to-q Time: 输入D满足setup/hold time要求，从时钟沿到来时刻到输出端Q变化至稳定的时间 那么当输入信号D无 阅读全文
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1. 锁存器与触发器 锁存器latch：电平触发 寄存器flip-flop：边沿触发 寄存器：用来存放数据的一些小型存储区域，由多个触发器组成(时钟端连在一起) 触发器与锁存器优缺点： latch由电平控制，非同步控制；ff是时钟边沿触发，可以同步控制； latch 对输入电平敏感，受布线延迟影响较 阅读全文