vivado bebug方法

vivado bebug方法

• 查看错误报告

• 通过仿真波形查看

• 打印信号状态（$display）$display("data_display = %h hex %d decimal", 100, 100);

常见错误

• wire, reg类型乱用
• 信号长度不匹配（模块接口传参时）
• begin, end不匹配
• 阻塞和非阻塞赋值混用
• 同一信号在多处被赋值（eg.不同进程块对同一信号赋值）

verilog与C语言区别之一：verilog里不会随便声明一个reg或wire变量,大多时候是利用已有的reg或wire变量

参考：https://www.bilibili.com/video/av36308236