verilog宏定义

'define myzero 0
assign mysig = 'myzero;

//示例2，条件编译
'ifdef MYVAR
module if_MYVAR_is_declared;
...
endmodule
'else
module if_MYVAR_is_not_declared;
...
endmodule
'endif

定义的宏可以用在后面的代码中，如 if (request == `TESTEQ1)。