摘要： 1、set_input_delay定义：the time data arrives at FPGA and still meets Tsu来源：数据来源于外部器件由图可见，约束-set_input_delay时，需要定义一个virtual clock计算：2、set_output_delay定义：the time data to arrive and still meet ASSP’s Tsu来源：数据来源于FPGA，应包含FPGA于ASSP之间的路径延迟需定义virtual clock计算： 阅读全文

摘要： 用于约束PLL所有输出时钟Each time the TimeQuest analyzer reads your .sdc, the appropriate create_generated_clocks command is generated for the PLL output clock pin.另外值得注意的是： 阅读全文

摘要： 1、输入时钟约束2、建立virtual clocks，代表驱动数据到FPGA的时钟3、PLL4、衍生时钟的约束，比如uncertainty5、建立clock groups6、输入输出延时举例： 阅读全文

摘要： You can either perform Analysis and Synthesis to create a post-map database, or perform a full compilation to create a post-fit database. Creating a post-map database is faster than a post-fit database, and is sufficient for creating initial timing constraints. The type of database you create determ 阅读全文

摘要： 1、前言Hold分析与Setup是紧密相关的，要依据Setup的选择确定Launch和Latch。每个setup检查前后两个Latch，以保证前一个Latch不会采样当前Launch打出的数据。用简单的时间先后即可把该情况排除。2、选择用于分析HoldTime的Launch和Latch的依据选择时间差最小的一对Launch和Latch，注意该Latch不一定是该Launch对应的Latch；即两者不一定是有同一个setup联系起来的。例如图中的Hold Check A2。理解这点的关键是，在某Latch之后的tHD时间内，Launch是不应该发生的，否则数据就冲突了；反推之，在下一个Launc 阅读全文

摘要： 1、判定原则最近Edge原则。对某Latch来说，在它之前并且离它最近的一个时钟沿即认为是Launch。取其中差值最小的做setup time分析。如图：这里取setup B2、计算考虑最坏的情况，required延迟取最小值，arrival延迟取最大值。 阅读全文

摘要： 1、source clock和destination clocksource clock和destination clock是针对两个D触发器之间的数据传输而言的，打出数据的触发器的时钟称为source clock，采样数据的触发器的时钟称为destination clock。2、source clock delay和destination clock delay那么source clock delay即为时钟输入管脚到触发器时钟输入脚的延时，具体计算时为时钟到达触发器时钟输入端的时间减去时钟出现在时钟管脚的时间；为正值。destination clock delay以此类推。这样Data A 阅读全文

摘要： 以下说法待验证：Precharge is the first operation in the initialization phase…If we want to open a new Row then we need to close the previous row to operate functionally well, because of this we do precharge operation.As in dynamic ram charge is stored onto a capacitor and since capacitor can store charge in 阅读全文

摘要： * Megabit/pin/sec ** The original BL was defined as 4 QW, however, a burst of 8 QW has been added as far as we know per request of Intel/Samsung. *** DDR I only uses a single DQS, using the cross point with the reference voltage. DDR2 uses a differential DQS as shown on page 3. + CAS-3 is poss... 阅读全文

摘要： 阅读全文