摘要： dB是没有单位的，代表的是两个功率量的比值，计算方法是 dB = 10logx ，常见的值是 3dB = 10lg2dBm是计算功率的单位，计算的是毫瓦 miliwatt，0dB = 10log1mW，计算方法一般为 10log(功率/1mW)dBW也是计算功率的单位，计算的是瓦 watt， 0dBW = 10log1W = 10log1000mW = 30dBm计算dBm有一些小技巧，主要有两个1、30dBm = 1W2、N + 3dBm ：功率×2 N – 3dBm ：功率×1/2 N + 10dBm ：功率×10 N – 10dBm ：功率×1/1 阅读全文

摘要： 简单记为：线与上拉，线或下拉。线与：线或：线逻辑的缺陷是：不能产生非门。The limitations are the inability to create a NOT gate and the lack of level restoration. 阅读全文

摘要： 一、存在背景分析 文档的说法是，set_input_delay和set_output_delay描述的是数据在端口处与某时钟的时序关系。这样的说法是很表面的。input/output其实是模拟数据在端口外的延时，实际上这是端口的一个外部约束条件，目的是为了约束FPGA输入端口到内部寄存器数据输入端或者内部寄存器输出端到FPGA输出端口之间允许的延时(因为这中间可能有组合逻辑)，理解这... 阅读全文

摘要： 与`ifdef相关的引导符有`define、`undef、`endif结论的测试代码如下：结论：1、可以在内部使用`define2、不能给Macro赋值，禁止某个宏应该用`undef3、多个`define之间是并行执行的，会有阻塞。像上面的例子，同时声明了THIRD和FORTH，即使FORTH在前，最后一个initial也是没有机会执行的。 阅读全文

摘要： 保持时间不满足时，Modelsim会出现类似于以下格式的报错： $hold( posedge clk &&& nosloadsclr:171807 ps, d:172013 ps, 212 ps ); 上面想表达的意思是：在171807ps时钟沿处，要求的数据保持时间为212ps，但数据在172013ps处就翻转了，离保持时间的要求还差6ps。 $setup 和 $hold中各个数值的意义分... 阅读全文

摘要： 由于FPGA的布线使用的是routing matrix，通常不会出现Hold Violation的情况；如果出现hold violation了，很可能是时钟抖动引起的。… Hold delay violations are rare in FPGA designs due to the build-in delay of the routing matrix. If a hold violation occurs, it usually indicates a clock skew problem.关于routing matrix情况描述如下：An FPGA device contains f 阅读全文

摘要： Tmin = uTco + Tdelay + uTsu – Tskew这即允许的最小时钟周期，即最高时钟频率。 阅读全文

摘要： assert: set a signal to its “active” statedeassertion: set a signal to its “inactive” stateIf a signal is active-low, “asserting” it means setting it low and “deasserting” it means setting it high. 阅读全文

摘要： 代码比较长，还是值得一看 阅读全文

摘要： -early表示延时的可能最小值；-late 表示延时的可能最大值。例如， set_clock_latency –source –late 1.234 sys_clk set_clock_latency –source –early 1.10 sys_clk… the board-level clock delay to sys_clk can be as late as 1.234ns and as early as 1.10ns early.可见，early和late分别表示的是延时的最小值和最大值。所以像文档的说法： -early: Specifies the early clock l 阅读全文