2016年12月16日

SDC(7) -- 关于使能信号的时序放松

摘要： 先看下图： 假如使能信号的有效时间为时钟周期的2倍，此时需要使用 set_multicycle_path 放松使能信号 sel_xy_nab ，若是每个寄存器使能端都约束一遍，那就太麻烦了； 这时可以使用 get_fanouts 来定位所有被 sel_xy_nab 驱动的端口： 阅读全文

posted @ 2016-12-16 13:53 freshair_cn 阅读(385) 评论(0) 推荐(1) 编辑

SDC(6)–I/O约束

摘要： 应理解为仅限于内部的约束。即从输入Pin到寄存器D口，以及从寄存器Q口到输出Pin。 例如： 约束如下： 注意set_output_delay的计算 阅读全文

posted @ 2016-12-16 11:41 freshair_cn 阅读(516) 评论(0) 推荐(0) 编辑

SDC(5)–FPGA系统级同步输入的约束

摘要： 此时计算最大/最小输入延时时，是不应该考虑FPGA本身的tSU/tH的，因为数据进来之后不一定马上送到DFF。 例如： 此时约束如下： 阅读全文

posted @ 2016-12-16 11:26 freshair_cn 阅读(639) 评论(0) 推荐(0) 编辑

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