关于set_input_delay和set_output_delay的选项-max和-min的存在意义和推导
摘要：
一、存在背景分析 文档的说法是，set_input_delay和set_output_delay描述的是数据在端口处与某时钟的时序关系。这样的说法是很表面的。input/output其实是模拟数据在端口外的延时，实际上这是端口的一个外部约束条件，目的是为了约束FPGA输入端口到内部寄存器数据输入端或者内部寄存器输出端到FPGA输出端口之间允许的延时(因为这中间可能有组合逻辑)，理解这... 阅读全文
posted @ 2012-09-12 02:05 freshair_cn 阅读(23745) 评论(0) 推荐(0) 编辑
