摘要： 由于FPGA的布线使用的是routing matrix，通常不会出现Hold Violation的情况；如果出现hold violation了，很可能是时钟抖动引起的。… Hold delay violations are rare in FPGA designs due to the build-in delay of the routing matrix. If a hold violation occurs, it usually indicates a clock skew problem.关于routing matrix情况描述如下：An FPGA device contains f 阅读全文

摘要： Tmin = uTco + Tdelay + uTsu – Tskew这即允许的最小时钟周期，即最高时钟频率。 阅读全文