摘要： 一、意料之外产生的 Latch1、产生原因 在有判断的组合逻辑中，分支不完整。例如，在Case和If的结构中，分支不完备，就有可能产生Latch。 Latches have limited support in formal verification tools. Therefore, ensure that you do not infer latches unintentionally.2、避免方法 最好的方法是保证分支完备。 为避免分支不完备，可以使用 full_case 属性。full_case 属性把未声明的分支看作 don’t care，不过 full_case 属于 synthe 阅读全文

摘要： 这句话很重要:To make the most efficient use of the signals in the device, your HDL code should match the device architecture as closely as possible.而且，这些信号一般来说是有优先级的，在使用时要注意这点。Altera的器件的控制信号的优先级排序如下：(1)Asynchronous Clear, aclr(2)preset，这个只在MAX3000和MAX7000系列中有(3)Asynchronous Load, aload(4)Enable, ena(5)Syn 阅读全文

摘要： 1、reg上电后的初值均为0；如果程序里面给reg赋的初值为1，Qii会在reg的输出脚增加一个 NOT gate push-back，这样reg的初值还是0，但是外界看来就是1了；2、若程序代码综合出了preset，由于新器件一般都没有preset这个脚了，preset会与复位一起，优化为作用于CLR脚上；如果器件不同时支持 power-up 和 reset 这两种异步复位方式，而代码里面这样写了，并且这两种复位方式的输出不一致，那么在综合过程中，power-up 的值会被忽略掉；3、Altera建议，在上电之后，用外部的 reset 复位一下系统。 阅读全文