sdc中对I/O口的约束----set_input/output_delay
摘要：
1、set_input_delay定义：the time data arrives at FPGA and still meets Tsu来源：数据来源于外部器件由图可见，约束-set_input_delay时，需要定义一个virtual clock计算：2、set_output_delay定义：the time data to arrive and still meet ASSP’s Tsu来源：数据来源于FPGA，应包含FPGA于ASSP之间的路径延迟需定义virtual clock计算： 阅读全文
posted @ 2012-07-09 18:54 freshair_cn 阅读(7716) 评论(0) 推荐(0) 编辑
