2012年7月4日

关于derive_pll_clock

摘要： 用于约束PLL所有输出时钟Each time the TimeQuest analyzer reads your .sdc, the appropriate create_generated_clocks command is generated for the PLL output clock pin.另外值得注意的是： 阅读全文

posted @ 2012-07-04 14:58 freshair_cn 阅读(1044) 评论(0) 推荐(0) 编辑

SDC时常用的基本约束

摘要： 1、输入时钟约束2、建立virtual clocks，代表驱动数据到FPGA的时钟3、PLL4、衍生时钟的约束，比如uncertainty5、建立clock groups6、输入输出延时举例： 阅读全文

posted @ 2012-07-04 12:18 freshair_cn 阅读(2418) 评论(0) 推荐(0) 编辑

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