SDC(5)–FPGA系统级同步输入的约束

此时计算最大/最小输入延时时,是不应该考虑FPGA本身的tSU/tH的,因为数据进来之后不一定马上送到DFF。

例如:

image

此时约束如下:

image

posted on 2016-12-16 11:26  freshair_cn  阅读(639)  评论(0编辑  收藏  举报

导航