Altera FPGA– Bit Slip

通过在接收端加延时，在延时间隙插入‘0’或‘1’，以使最终接收和期望数据一致。

BitSlip操作要注意几点：

1，BitSlip操作在rx_bitslip的上升沿即开始；

2，BitSlip操作开始后，必须等待至少2个平行信号的时钟周期后，才可开始检查数据是否对齐；因为需要2个时钟周期清除受损数据。