SDC时常用的基本约束
1、输入时钟约束
2、建立virtual clocks，代表驱动数据到FPGA的时钟
3、PLL
4、衍生时钟的约束，比如uncertainty
5、建立clock groups
6、输入输出延时
举例：
posted on 2012-07-04 12:18 freshair_cn 阅读(2418) 评论(0) 编辑 收藏 举报
1、输入时钟约束
2、建立virtual clocks，代表驱动数据到FPGA的时钟
3、PLL
4、衍生时钟的约束，比如uncertainty
5、建立clock groups
6、输入输出延时
举例：
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