2019年1月11日
关于Verilog中begin···end语句执行顺序
摘要：   Verilog中分阻塞赋值和非阻塞赋值两种，组合逻辑多用阻塞赋值，此时使用begin···end语句，将一条执行完再执行下一句，即顺序执行。   而时序逻辑多是并行执行，多用非阻塞赋值，begin···end语句的作用只是相当于函数的花括号，将一段语句划分 阅读全文
posted @ 2019-01-11 15:14 明黄 阅读(10837) 评论(0) 推荐(0) 编辑