摘要： FPGA和ASIC的概念，他们的区别。（未知）答案：FPGA是可编程ASIC。ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及... 阅读全文

摘要： 学习逻辑设计首先要有项目挂靠，如果你觉得未来一段时间你都不可能有的话，接下来的内容你就没有必要再看了，花的时间再多也只能学到皮毛--很多细节的问题光写代码是发现不到的。而且要真正入门，最好要多做几个项目（这三年大大小小的项目我做有七八个），总线型的和数字信号处理型的最好都要接触一些，因为这两个方向的逻辑设计差异比较大：前者主要是控制型的，会涉及到状态机等控制逻辑；后者主要是计算型的，难点主要在对符... 阅读全文

摘要： verilog的着色文件 将wordfile.zip改成wordfile.txt使用UltraEdit-32.V14.00.rar 阅读全文

摘要： ($_)=@_$_=@_这两个的区别上面那个是 得到一个列表 其标量是 @_ 数组中的第一个值第二个$_＝@_数组中标量的个数也就是会所@_可以返回两个量 一个是其中标量值 另外就是其标量个数值 阅读全文

摘要： 一、列表列表是包含在括号里的一序列的值，可以为任何数值，也可为空，如：(1, 5.3 , "hello" , 2)，空列表：()。注：只含有一个数值的列表(如：(43.2) )与该数值本身(即：43.2 )是不同的，但它们可以互相转化或赋值。列表例：(17, $var, "a string")(17, 26 << 2)(17, $var1 + $var2)($value, "The a... 阅读全文

摘要： http://www.sun126.com/perl5/perl5-1.htm翻译：flamephoenix第一章 概述一、Perl是什么?二、Perl在哪里?三、运行四、注释一、Perl是什么?　　Perl是Practical Extraction and Report Language的缩写，它是由Larry Wall设计的，并由他不断更新和维护，用于在UNIX环境下编程。.Perl具有高级语... 阅读全文

摘要： 占空比为50%的分频偶数分频比较简单比如N分频，那么计数到N/2-1，然后时钟翻转，代码如下：[代码]实现奇数分频，分别用上升沿计数到（N-1)/2-1，再计数到N-1，再用下降沿计数到（N-1)/2-1，再计数到N-1，，得到两个波形，然后相或即可 代码如下：[代码] 阅读全文

摘要： 二段式：状态切换用时序逻辑，次态输出和信号输出用组合逻辑。 三段式：状态切换用时序逻辑，次态输出用组合逻辑，信号输出用时序逻辑。信号输出的process中，case语句用next state做条件，可以解决比组合逻辑输出慢一拍的问题。有时候判断次态需要用到计数器怎么办呢（计数器是时序电路，用组合逻辑是实现不了的）？方法是独立实现一个计数器，而在组合逻辑里用使能信号（或清除、置位等）来控制它。时序电... 阅读全文

摘要： FPGA设计中常见的复位方式即同步复位和异步复位。在深入探讨亚稳态这个概念之前，特权同学也并没有对所谓的同步复位和异步复位有太多的注意，而在实践中充分感受了亚稳态的危害之后，回过头来细细品味《Verilog HDL设计与验证》一书中关于复位的章节，可谓受益匪浅。 在特权同学以前的代码里大多使用的是异步复位。 一个简单的异步复位的例子always @ (posedge clk or negedge ... 阅读全文

摘要： 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。 如图1。 数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。 PLD/FP... 阅读全文