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2016年11月28日
Vivado生成edf文件
摘要: https://china.xilinx.com/support/answers/54074.html 综合完成后会跳出个框框,选择open synthesis write_edif module.edf write_verilog -mode port module_stub.v(Vivado20
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posted @ 2016-11-28 15:38 FPGA/DSP
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