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2015年2月5日
[转]TimeQuest之delay_fall clock_fall傻傻分不清楚
摘要: 这篇我想分享一个之前在用TimeQuest约束双边沿模块的input delay时犯得一个错误,有人看了可能会觉得傻傻的,什么眼神,falling delay和 falling clk怎么会分不清呢,字面意思好区分,可要深究在约束里的具体含义,还得花点功夫,下面以ddio接收模块为例说明它们的含义以...
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posted @ 2015-02-05 00:42 FPGA/DSP
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