会员
周边
捐助
新闻
博问
闪存
赞助商
所有博客
当前博客
我的博客
我的园子
账号设置
简洁模式
...
退出登录
注册
登录
FPGA/DSP
有关FPGA,DSP,C,Tcl,Perl......
博客园
新随笔
管理
2009年10月20日
Verilog三段式状态机描述
摘要: 二段式:状态切换用时序逻辑,次态输出和信号输出用组合逻辑。 三段式:状态切换用时序逻辑,次态输出用组合逻辑,信号输出用时序逻辑。信号输出的process中,case语句用next state做条件,可以解决比组合逻辑输出慢一拍的问题。有时候判断次态需要用到计数器怎么办呢(计数器是时序电路,用组合逻辑是实现不了的)?方法是独立实现一个计数器,而在组合逻辑里用使能信号(或清除、置位等)来控制它。时序电...
阅读全文
posted @ 2009-10-20 21:49 FPGA/DSP
阅读(915)
评论(0)
推荐(0)
编辑
公告