随笔分类 -  FPGA

摘要：he frequency option is not available in 2016.4 GUI. It has been added in 2017.1 In 2016.4, you can set the frequency from the XSCT console in the GUI. 阅读全文

摘要：http://bbs.elecfans.com/jishu_487981_1_1.html 以下操作均在root用户下完成1，下载交叉编译器在ubuntu里下载arm-2010.09-62-arm-xilinxa9-linux-gnueabi.bin安装文件，，放到/tools/中2，同步xilin... 阅读全文

摘要：Solution ID: fb83262Last Modified: May 17, 2013Product Category: Intellectual PropertyProduct Area: Comm, Interface & PeripheralsProduct Sub-area: IP ... 阅读全文

摘要：http://www.xilinx.com/support/answers/59851.htmlDescriptionXST completes but then instead of returning "Process "Synthesize - XST" completed successfu... 阅读全文

摘要：http://forums.xilinx.com/xlnx/board/crawl_message?board.id=IMPBD&message.id=9657If you are using 2 GTX in the same quad and the cores being used insta... 阅读全文

摘要：1.打开D:\Xilinx\14.7\ISE_DS\ISE\bin\nt64\compxlibgui.exe，nt64表示系统是64位，如果是32位，换成nt，然后按照界面所示一步一步执行,2.修改modelsim.ini，将其属性修改为可写，然后将(注意第一步中我只将verilog的库文件编译了)cpld_ver = D:\Xilinx\14.7\ISE_DS\ISE\verilog\mti_se\10.0c\nt64\cpld_versecureip = D:\Xilinx\14.7\ISE_DS\ISE\verilog\mti_se\10.0c\nt64\secureipsimprims 阅读全文

摘要：打开Xilinx Design Tools ->ISE Design Suite 14.7 ->Accessories ->ISE Design Suite 64 Bit Command Promptd:\Xilinx\14.7\ISE_DS>cd ..d:\Xilinx\14.7>cd ..d:\Xilinx>cd vivadod:\Xilinx\Vivado>cd 2013.4d:\Xilinx\Vivado\2013.4>vcse_server****** Vivado CSE Server v2013.4 (64-bit) **** SW 阅读全文

摘要：1.为什么要使用reconfiguration?reconfiguration，即逻辑可重配，指的是FPGA的逻辑只加载指定区域（功能）的逻辑，而对除此之外的逻辑不产生影响，最常用的就是PCIe/PCI逻辑可重配，这样当我重新修改了逻辑后，pcie部分一直正常工作，上位机对pcie的读写也正常，可重配有两种方法：通过jtag加载或者selectmap接口，加载可重配逻辑；通过PCIe访问ICAP接口由上位机加载程序；现在讨论的是第一种。2.逻辑可重配如何实现？第一步，划分整个工程代码为固定的部分以及需要经常修改的部分，称固定代码为static logic，而经常修改的代码为reconfigur 阅读全文

摘要：首先下载ISE12.x版本的库编译补丁compxlib_modelsim_10.zip1.使用命令行1》windows cmd命令下进入$env(XILINX)\bin\nt（$env(XILINX)表示 xilinx安装的目录）2》cmd运行下列命令compxlib -s mti_se -arch all -l all -dir d:\xilinx_libs -w2.使用Simulation Library Compilation Wizard工具第一项中的cfg文件选择编译补丁里面的cfg文件 阅读全文

摘要：有关64570的介绍网上很多,可以自行google,下面是我用64570实现的SDLC协议程序一些总结.所使用到的主要寄存器MD0：发送协议，CRC校验MD1：HDLC协议中地址配置MD2：全双工，数据编码RXS：接收时钟TXSTMC：和TXS中的BR一起配置波特率的值SA0：SA1：地址设定，这个主要是在接收数据的时候，如果地址不相同，那么芯片会将这一帧的数据丢弃。在发送数据的时候，芯片不会自动的将SA0 SA1发送出去，需要将SA0和SA1当做普通数据一样发送出去TRC0：当FIFO中的数据字节数小于等于TRC0，那么ST0中的TXRDY会自动变成1。TRC1：当FIFO中的数据字节数大于 阅读全文

摘要：在用signaltap调试FPGA程序的时候，通常为了观察内部一些信号，可以加编译属性比如 keep preserve noprune那么他们的区别是什么呢？我们可以从Quartus的说明中找到答案preserve的解释是：防止quartus优化掉寄存器，其典型应用是将其放在module声名前，这样这个module内部的所有reg类型变量都会被保留。keep的解释如下：// Prevents Qu... 阅读全文

摘要：http://blog.ednchina.com/coyoo/312066/message.aspx SignalTapII给FPGA调试带来了方便，但是相应的消耗了器件内置的Memory，为了有效的利用这些Memory从QuartusII8.1开始加入了一个新特性Storage Qualification，简单的说就是可以让设计者有选择的存储某些或者某段信号的内容，当然这个特性并不是说减少了Me... 阅读全文

摘要：问题的提出系统开发在上板调试过程中，有时候出现的bug是很极端的情况或很少出现的情况，而现在通常的做法是：在故障出现的时候通过SignalTap把信号抓出来查找其问题的所在、修改程序；在改完版本后，先要对整个工程进行重新编译，然后再上板跑版本进行验证，看看故障是否解决。这样就会出现三个问题：①有时候故障很难定位，只知道哪个模块出错，很难定位到具体的信号上，给抓信号带来麻烦。如果故障定位... 阅读全文

摘要：FPGA设计中常见的复位方式即同步复位和异步复位。在深入探讨亚稳态这个概念之前，特权同学也并没有对所谓的同步复位和异步复位有太多的注意，而在实践中充分感受了亚稳态的危害之后，回过头来细细品味《Verilog HDL设计与验证》一书中关于复位的章节，可谓受益匪浅。 在特权同学以前的代码里大多使用的是异步复位。 一个简单的异步复位的例子always @ (posedge clk or negedge ... 阅读全文