摘要：
众所周知，AHB的速度比要快，但SOC中大多数外设是挂在APB上，以AHB to APB bridge作为master，而bridge又作为slave接到AHB上，那么为什么不把所有外设都挂在AHB上，以获得最快的访问速度? 主要有以下四个原因: 1.片上存储器直接与CPU进行数据交互，需要保证对它 阅读全文
摘要：
前面写过一篇傅里叶变换的文章： https://zhuanlan.zhihu.com/p/66117227 但是在工程应用中，得益于数字技术的应用，绝大多数傅里叶变换的应用都是采用离散傅里叶变换（DFT），更确切的说，是它的快速算法FFT。这篇文章再来写写有关离散傅里叶变换的关键点。 闲言少叙，直入 阅读全文
摘要：
记录一个奇怪的现象：Xilinx的一些IP核例程总会使用这种写法来添加是否添加ila的参数, 以Aurora 64B66B IP核的例程为例：module aurora_64b66b_0_exdes # ( parameter USE_CORE_TRAFFIC = 1, parameter USR_ 阅读全文
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Overview Traditionally, gated clocks in ASIC designs are a common way to reduce power consumption in systems. By gating the clock, whole sets of regis 阅读全文
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队伍编号：CICC1753,队伍名称：无所谓对不队。vivado综合和实现完成后，在生成Bit文件时出现已知设计原理的DRC错误。下面图中的DRC LUTLP-1的loop错误是设计可接受的的。 且对仿真结果不影响，综合实现都通过，到生成bitstream时出现DRC错误，根据xilinx官方社区的 阅读全文
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SPI（Serial Peripheral Interface，串行外设接口）是一种高速、全双工、同步、串行通信总线，3~4线接口，以主从模式工作，收发独立，可以实现多个SPI设备互相连接。 提供SPI串行时钟的SPI设备为SPI主机或主设备(Master)，其他设备为SPI从机或从设备(Slave 阅读全文
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[Synth8-91]ambiguo usclockin event control 语法错误： always @ (posedge clk or posedge reset ) if( crt_state == ltart) recieve_done <= 1'b1 ; else recieve_ 阅读全文
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简单一句话来概括两者的关系就是：在OOC模式下，IP成为了一个完全的黑盒结构，它会以网表结构参与整个工程的综合；而在Global模式下，IP核与顶层逻辑一起进行综合，也被称为Global synthesis，对原始文件的任何更改需要对整个工程和该IP进行重新综合。（参见ug939(v2016.1) 阅读全文
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一、MMCM与PLL的区别 在Xilinx的FPGA中，时钟管理器称为Clock Management，简称CMT。我们所用到的DCM / PLL / MMCM都包含在CMT中。DCM是比较早的FPGA中使用的，某些Sparten-3和Virtex-4，后面的器件不再使用了。在Virtex-4中，C 阅读全文
