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1.焊盘有表贴焊盘和插入焊盘，表贴焊盘只在表层。 插入焊盘贯穿。插入焊盘默认内部铜贯穿，可以选非金属化孔，需要设置plated不要勾选。 2.过孔用于连接不同层的导线的打孔。一般覆盖绿油。 阅读全文
posted @ 2023-09-23 09:21
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摘要：
IP的电源管脚是个特殊的存在。 1.对于前度RTL集成，需要和IP vendor以及后端确认，集成与综合时是否需要将电源DVDD,AVDD，引出到top层。 2.绝大部分情况下IP的电源PIN是supply属性，就不需要引出。悬空就可以了。仿真时看情况，需要给值时通过force语句给1就可以。后端与 阅读全文
posted @ 2023-08-09 21:55
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摘要：
级联时钟在其他的IP领域下很少见到，在serdes中时个基本的功能。 因为高密场景下需要时钟数几十个IP，一般摆放在芯片边缘位置。 而SOC的管脚资源非常有限。因此就需要多个IP之间的ref clk进行传递。 按照传递电平类型，可以分为 差分级联和单端CMOS级联。 按照传递方法，可以分为单向与双向 阅读全文
posted @ 2023-08-09 20:28
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摘要：
serdes复制时钟一般指的是，将rx lane的CDR 恢复时钟发送给TX/PLL， 这样rx和tx的时钟频偏就一致，在远端环回时经常用到。RX,TX时钟同频后环回数据就可以畅通发出去，否则RX/TX的FIFO就会溢出丢弃数据。 主要注意这里不是所有的serdesIP都支持。 只有这样才能彻底的实 阅读全文
posted @ 2023-08-09 20:21
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摘要：
serdes主要完成串并转换功能。常见的并口位宽如下： GE/10/25GE/32GE 10/20/40/16/32位 50GE 64/80位 100GE 128/160位 一般50GE以上，64/80只会存在一种，如果两个都支持，会占用资源。 使用前要确认清楚。和pcs有差异了就需要增加gearb 阅读全文
posted @ 2023-08-09 20:17
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posted @ 2023-06-24 09:38
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合并寄存器拆分功能模块，单独可控，比如管道，通道，pp,ram设定多个功耗状态P0,P1,P2ram的低功耗功能用起来 ,shutdown, 深度睡眠，浅度睡眠降低工作频率降低工作电压，采用AVS动态调压时钟加门控，加使能合并重排列减少不必要的打拍 阅读全文
posted @ 2023-06-24 09:20
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https://www.cnblogs.com/pcc-uvm/p/16996456.html?share_token=9651df97-e94c-4653-bf71-0a0fd6ca415e&tt_from=copy_link&utm_source=copy_link&utm_medium=tou 阅读全文
posted @ 2023-04-29 17:20
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大的文件传输时可以使用校验命令cksum fname ，可以校验出文件大小和CRC结果。 和发送前的进行对比。 文件拆分split 压缩文件合并cat f1 f2 f3 >fname.tar.gz 将三个文件合并成1个 然后进行解压缩。 加文件给其他人读写权限 chmod 777 ~ find .- 阅读全文
posted @ 2023-04-28 23:00
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摘要：
IP的DFT设计测试与ATE IP TEST是一个设计，测试活动吗？ 不是。 这两个设计对于初级前端人很容易搞混，认为是同一个人负责，同一个活动。实际情不是。 DFT主要空DSC控制器对IP进行扫描，链路扫看是否通。偏重于物理路径是否通。使用scan bsan等，并且需要覆盖到最好速率和频率。 而A 阅读全文
posted @ 2023-04-21 14:08
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