04 2023 档案
摘要：https://www.cnblogs.com/pcc-uvm/p/16996456.html?share_token=9651df97-e94c-4653-bf71-0a0fd6ca415e&tt_from=copy_link&utm_source=copy_link&utm_medium=tou
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摘要：大的文件传输时可以使用校验命令cksum fname ，可以校验出文件大小和CRC结果。 和发送前的进行对比。 文件拆分split 压缩文件合并cat f1 f2 f3 >fname.tar.gz 将三个文件合并成1个 然后进行解压缩。 加文件给其他人读写权限 chmod 777 ~ find .-
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摘要：IP的DFT设计测试与ATE IP TEST是一个设计，测试活动吗？ 不是。 这两个设计对于初级前端人很容易搞混，认为是同一个人负责，同一个活动。实际情不是。 DFT主要空DSC控制器对IP进行扫描，链路扫看是否通。偏重于物理路径是否通。使用scan bsan等，并且需要覆盖到最好速率和频率。 而A
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摘要：serdes是 IP中间比较大的复杂的一个。集成前需要进行准备工作，千万不要一上来就写代码，这样非容易越写越差，先要做好规划，与合入计划。 1.收到IP材料后，第一时间检查内容都有哪些资料可以学习，使用。 2.重点学习数据手册或用户手册或集成手册，先了解内部模块框图，再看接口信号描述，资源要求比如R
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摘要：people.engr.tamu.edu/spalermo/ecen720.html
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摘要：例子 reg 【23:0】 rand,rand=$random%60;范围-59,59的随机数； 例子reg 【23:0】 rand,rand={$random}%60;范围0，59的随机数； 例子reg 【23:0】 rand,rand=min+{$random}%60(max-min+1);范围
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摘要：Verdi波形定位信号，将每次定位看的信号保存下来，存做rc文件，下次使用时直接打开就出来。不用再一个一个找信号。 原文 https://blog.csdn.net/sinat_43629962/article/details/123664144?share_token=33bfcd98-89f3-
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摘要：100G PAM4 4MHZ 802.3/OIF-CEI 50G PAM4 4MHZ 802.3/OIF-CEI 28G PAM4 4MHZ 802.3/OIF-CEI 28G PAM4 4MHZ 802.3/OIF-CEI 25G NRZ 10MHZ 802.3/OIF-CEI 25G NRZ 1
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摘要：命令模式： 普通模式Esc： 插入：insert 到第100行：100 找abc字符：/abc 在0-100行找abc字符：0,100 /abc 用，对齐 ：0，100 Align , 将0-100行的a替换为b替换：0,100 s/a/b/g 将a替换为b替换：s/a/b/g 块操作ctrl+v
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摘要：C没有时钟概念，Verilog有时钟边沿触发。 C无建立保持时间要求，Verilog要计算建立保持时间，并进行优化 C与工艺无关，Verilog依赖底层工艺cell,相同代码不同cell差异较大。 Verilog生成网表链接器件库，做布局布线，C生成可执行代码。 Verilog周期长，C周期短。 V
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摘要：RTL顶层代码，IP内部需要IP自己完成连接并保证正确，CM/PLL/MCU/SRAM/TX/RX内部模块不接受外部进行拼接,DFT内部自己处理。IP用到的宏，名称功能文档要说明清楚。优先使用硬核IP。软核需要IP保证质量。不能只提供各个模块，需要外部拼接。 文档，集成设计文档，用户手册，寄存器手册
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摘要：DC静态时序分析之时钟篇博主微信：flm13724054952，不懂的有疑惑的也可以加微信咨询，欢迎大家前来投稿，谢谢！ 引言介绍在芯片设计或者FPGA设计里面，根据有无时钟，将电路设计分为时序逻辑电路设计跟组合逻辑电路设计两部分。对设计的电路进行时序分析来说，时钟是不可或缺的。本文主要介绍关于在静
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摘要：1 静态时序分析（Static Timing Analysis）静态时序分析（Static Timing Analysis）：静态执行对于数字设计时序的分析，不依赖于施加在输入端口上的激励，验证设计是否可以安全地运行在给定的时钟频率下且没有时序违例时序仿真（Timing Simulation）：施加
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摘要：常见的ram低功耗方法包括的shutdown信号，1 关闭，0不关闭正常功能。 ls低睡眠，深度睡眠。 关闭时节省90%功耗，数据丢失。 重新启动需要50ns以上。 ram clk +gate
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摘要：1.时钟频率点击，鼠标左键点击波形上升沿，中间滚轮点击，然后选择hz，就显示当前信号时钟频率。 2.窗口乱掉，找不到文件列表，右下角点击弹出选择instance。 3.bus地址查找，选择信号，然后蓝色框选择value，输入地址，点击左右找相同地址的操作。
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摘要：一、锁存器 首先设计锁存器的时候应该清楚什么是锁存器，锁存器其实是对电平信号敏感的，一定信号是电平敏感的，和时钟边沿clk无关。 所以用verilog描述的时候，应该是： always @(a,b,e) begin if(e) dout<=a; end 产生锁存器的原因是因为各条件分支对dout的赋
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